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coyoo
2012-12-3 12:22
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Allegro的差分约束相关含义
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1、Satic Phase Tolerance 相位容差 一般设计5MIL 高速电路会更小; E. Q: W$ T* |3 E; o" u 2、Min Line Spacing 最小线间距,一般是走线到BGA 遇 ...
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coyoo
2012-12-3 12:22
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Allegro的蛇形绕线
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蛇形的快捷图标,或者route菜单里的 delay tune,右面OPTION里 的corners里选方式,然后点击要delay tune的线或者差分对。 ...
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coyoo
2012-12-3 12:22
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摆放元件时候,如何精确的将元件的某个管脚放在指定的坐标上
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方法一: 移动元器件:先选择需要移动的对象及移动的命令 ) t( W# ~7 C9 g S: u+ {, g% } 复制需要的坐标,然后在command处输入 x x坐标 y坐标' ! U ...
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coyoo
2012-12-3 12:21
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阻抗匹配或者控制
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引自:http://en.wikipedia.org/wiki/Impedance_matching
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coyoo
2012-12-3 12:21
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阻抗计算之SI9000
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高速电路板设计要进行阻抗控制,进行阻抗控制计算的一个很好的软件是SI9000,SI9000和SI6000的区别是SI9000定义了很多比SI6000更细的计算模型。 通过整理 ...
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coyoo
2012-12-3 12:20
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Modelsim 6.5a的安装和**
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1 ModelSim SE 6.5下载 在ModelSim网站www.model.com下载ModelSim SE 6.5源文件,进入www.model.com后,进入DOWNLOADS,再进入Download Archives,在MODE ...
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coyoo
2012-12-3 12:17
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【博客大赛】【原创】Virtual JTAG调试平台的建设
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Virtual JTAG megafunction 端口定义 表1 VJ核输入端口 Port Name Required ...
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coyoo
2012-12-3 12:17
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【博客大赛】参加R&S在线研讨会整理
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示波器的使用在debug过程中非常重要,以往在这方面有忽略的地方,就是因为身边有测试达人存在,但是当测试达人不在自己身边的时候往往影响debug进 ...
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coyoo
2012-12-3 12:16
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【博客大赛】【原创】ALTERA的FIFO的读写控制
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为了防止数据堵塞在FIFO里,所以不使用FIFO的almost empty和almost full来控制避免对满FIFO的写以及对空FIFO的读。假如简单的使用FULL信号来控制F ...
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coyoo
2012-12-3 12:15
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【博客大赛】【原创】FPGA与MCU异步通讯的同步化实践
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FPGA+MCU是一中非常流行的架构,MCU的并行总线在和FPGA通讯的时候一般都是异步的。 常见的MCU有单片机、ARM以及DSP等等, ...
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coyoo
2012-12-3 12:15
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【博客大赛】【原创】Auto Detect虚惊一场
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新做的板子焊接完了,准备上电调试。在打开programer进行JTAG探测的时候发现能探测到JTAG链上的2个器件,但是均提示“unkown”,如图1所示,根据 ...
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coyoo
2012-12-3 12:15
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【博客大赛】【原创】多电缆以及单链多FPGA在Virtual JTAG应用中的识别问题
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我们知道一个JTAG链通过菊花链的方式可以挂多个FPGA或者CPLD,同时同一台电脑上可以同时插有多种,或者一种多根电缆的情况。那么象这种情况,在Vi ...
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coyoo
2012-12-3 12:14
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【博客大赛】FPGA外挂SDRAM调试遇到的两个问题
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第一个问题是,SDRAM上电后默认存储的是什么数据?随机数据吗?通过实验似乎是随机数据,如下图所示 但是在调试的时候 ...
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coyoo
2012-12-3 12:14
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TCL Open 命令
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open fileName open fileName access Description This command opens a file, serial port, or command pipeline and returns a channe ...
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coyoo
2012-12-3 12:14
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TCL Puts命令
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NAMENAME puts - Write to a channel SYNOPSISSYNOPSIS puts ? -nonewline ? ? channelId ? string DESCRIPTIONDESCRIPTION Wr ...
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关闭
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