coyoo的文章-第25页-面包板社区

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coyoo 2012-12-3 12:06: ACAM TDC:TDC-GPX精度可调模式介绍; 前面我们说了TDC芯片的时间测量精度会随着温度、核心电压的变化而变化，而精度可调模式（Resolution Adjust Mode）利用内部对温度稳定非常精确的PLL来调整核 ...; 2885 13 0 13

tdc acam

coyoo 2012-12-3 12:05: ACAM TDC:TDC-GPX精度可调举例; Q: I’m planning to use the device in a specified temperature range, e. g. between –20 °C to +50 °C. So what resolution should be selected, in ...; 2498 12 0 8

tdc acam

coyoo 2012-12-3 12:05: 到底什么时间-数字转换器（TDC）呢？; TDC即Time to Digital Convertor ...; 5006 12 3 12

tdc

coyoo 2012-12-3 12:05: PLL; A phase-locked loop (PLL) is a closed-loop frequency-control system based on the phase difference between the input clock signal and the feedback ...; 1511 14 0 10

altera pll

coyoo 2012-12-3 12:04: Jitter on PLL Clocks; What is jitter? Jitter is, as shown in Figure 1, is “the short-term variations of a signal with respect to its ideal position in time.” Fig ...; 3854 9 0 9

altera pll jitter

coyoo 2012-12-3 11:25: 关于ALTERA PLL的那些事; Altera的PLL包括其他的核用的时候并没有深究细节设置，有点像傻瓜配置一样，拿来即用。新近一个关于用FPGA实现TDC的项目不得不让我去深究ALTERA的 ...; 9995 14 0 14

altera pll

coyoo 2012-12-3 11:24: 由TDC-GPX的Spec想到的; ACAM的TDC-GPX是基于时间戳的TDC，也就是说其根本原理还是基于延时线即delay-line。其手册里没有详细介绍其原理（这是人家的机密），只是简单简单其测量精度 ...; 3027 13 0 9

acam tdc-gpx

coyoo 2012-12-3 11:21: OrCad原理图设计中模块化调用问题; 在进行原理图设计的时候，有些功能模块要重复调用多次，这时候可以采取模块设计原理图，然后在顶层多次调用此功能模块。在实际操作过程中发现这个方法很好用 ...; 4607 16 0 16

pcb cadence orcad

coyoo 2012-12-3 10:20: 学习ALTERA的TimeQuest有用链接; http://quartushelp.altera.com/current/mergedProjects/tafs/tafs/tcl_pkg_sdc_ver_1.5.htm 上述链接包含了ALTERA的TimeQuest所有SDC相关命令的详细解释 ...; 1967 22 3 25

timequest sdc

coyoo 2012-12-3 10:19: 高精度时间间隔测量方法综述; 本文以附件形式上传：高精度时间间隔测量方法综述孙杰潘继飞（解放军电子工程学院，安徽合肥，230037） 0 引言时间有 ...; 4481 27 3 30

时间间隔内插时间数字转换时间幅度转换

coyoo 2010-1-24 19:25: 时序收敛地最佳实践; Altera的QuartusII提供了物理综合等等优化工具，之前的文章中本人试图进行过介绍，我们建议客户最好是在设计无法通过（或者表面上）修改代码来 ...; 6009 11 7 18

coyoo 2009-12-1 17:11: 版本控制SVN在windward下安装与配置; SVN：Subversion 目前最新版本是1.6.6，包含了Apache服务2.213，安装的时候默认一同安装，客户端使用TortoiseSVN-1.6.6。软件在网上都可以免费下载， ...; 3772 7 0 7

coyoo 2009-11-16 12:25: Altera教程里System Verilog 异步复位同步释放疑问; 在看System Verilog with QII的时候，有两个胶片介绍了异步复位同步释放，下图是原理图： Altera官方教程给出的代码如下： module reset_gen ...; 5031 10 6 16

coyoo 2009-11-13 15:53: Transceiver Block Clocking; Altera的StratixIVGX的Transceiver模块中增加了一个叫ATX PLL模块的东东，所以IVGX的clocking更加复杂。可以简单了解一下Transceiver Block的clocking情况，不 ...; 4294 7 0 7

coyoo 2009-11-13 14:01: Receiver path （一） - PCS; Receiver 路径上的PCS包含的模块较多，根据发送端的设置设置接收端的功能模块，另外对于有些模块之间的选用是互斥的，比如Rate match FIFO和Word aligner，PCS ...; 3685 5 0 5

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