用户211539的文章-第2页-面包板社区

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用户211539 2014-2-8 22:05: 【博客大赛】Altera FPGA优化技术-Fmax的优化; Altera FPGA 优化技术 -Fmax 的优化 KevinWan 代码优化增加流水线在设计中，把较大的组合逻辑分成小 ...; 1944 19 0 19

altera 博客大赛优化技术

用户211539 2014-2-8 22:05: 【博客大赛】基于FPGA的CFR的设计; 基于 FPGA 的 CFR 的设计 KevinWan 降低 PAPR 的目的是：一是降低数字信号处理时的位宽，减少资源开销和设计复杂度； ...; 2308 19 1 20

博客大赛 cfr

用户211539 2014-2-8 22:03: 【博客大赛】QuartusII中的Register Retiming对流水线寄存器位置的影响; QuartusII 中的 Register Retiming 对流水线寄存器位置的影响 KevinWan 对于优化时序，通常我们减少组合逻 ...; 2149 17 0 17

fpga altera 博客大赛

用户211539 2014-2-8 22:02: 高速接口中的PRBS模块的设计; 高速接口中的 PRBS 模块的设计 KevinWan 在高速设计中为了测试高速串行通道传输的误码率，通常通过发送 PRBS 码来进行测试 ...; 2987 28 0 28

fpga prbs

用户211539 2013-7-17 23:38: FPGA高速接口技术交流QQ群321260622; FPGA高速接口技术交流QQ群321260622; 1334 18 0 18

高速接口

用户211539 2013-4-28 12:07: Altera SerDes组件介绍之8B/10B编解码; Altera SerDes组件介绍之 8B/10B编解码 1. 8B10B基本概率 8B/10B，也叫做8字节/10字节或8B10B。8B/10B方式最初由IBM公司于1983年发明并应用于ES ...; 4399 13 0 13

serdes

用户211539 2013-4-25 22:37: SerDes概述; SerDes是SERializer和DESerializer的英文缩写，即串行收发器。 SERializer即串行发送单元，用高速时钟调制编码数据流； DESerializer即串行接收 ...; 1289 10 0 10

serdes

用户211539 2013-4-25 22:17: Altera SerDes组件介绍之字节串化器; Altera SerDes组件介绍之字节串化器（Byte Serializer）字节串行器平分输入数据位宽，在满足最大FPGA 架构频率限制的同时，实现了发 ...; 1928 15 0 15

serdes

用户211539 2013-4-25 22:16: Altera SerDes组件介绍之发送器相位补偿FIFO; Altera SerDes组件介绍之发送器相位补偿FIFO TX TX Phase Compensation FIFO外围结构： TX 相位补偿FIFO主要完成对 ...; 1681 14 0 14

serdes

用户211539 2010-11-14 22:58: FPGA中跨时钟域的信号处理--异步FIFO方式; 异步 FIFO 方式的原理： FIFO 两侧会有相对独立的两套控制总线。若写入请求 wrreq 在写入时钟 wrclk 的上升沿处于有效状态，那么 FIFO 将在该时钟沿将锁存写 ...; 3699 12 0 12

用户211539 2010-11-14 22:56: FPGA中跨时钟域的信号处理--握手协议方式; “一种解决总线同步问题的方法是使用一个保持寄存器和握手信号”，这也就是“先异步暂存，后同步写入”的方法下面介绍握手方式进行异步时钟域的通信。 ...; 8087 15 3 18

用户211539 2010-11-14 22:51: FPGA中跨时钟域的信号处理--跨时钟域的相关概念; 转行做通信算法，很多东西要学习，没时间更新日志，以后我会把我项目中的一些问题和经验总结展示给大家，包括FPGA在无线通信中应用，当然，我在这方 ...; 5315 14 0 14

用户211539 2010-9-7 11:06: FPGA时序约束--虚拟时钟; 虚拟时钟是一个在设计中没有真正源或者说与设计没有直接关系的一个时钟。例如，如果一个时钟不是设计中的时钟，而仅仅作为一个外部器件的时钟源，并且外部器件 ...; 8370 12 0 12

用户211539 2010-8-13 10:04: FPGA时序约束—TimeQuest基础; 时序约束的目的是：规范设计的时序行为，表达设计者所期望满足的时序条件，指导综合和布局布线阶段的优化算法等，作用：提高系统设计的fmax、得到正确的时序分 ...; 4674 9 2 11

用户211539 2010-8-1 13:05: FPGA时序约束--时序分析的基本概念; Timing analysis tells how a circuit will behave and how you want the design to behave(constraints paint picture of how design should operate, provide ...; 6858 7 2 9

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