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用户436722 2014-12-31 09:45: makefile 中赋值符号的区别; 在Makefile中我们经常看到 = := ?= +=这几个赋值运算符，那么他们有什么区别呢？我们来做个简单的实验新建一个Makefile，内容为： ifdef DEFINE_VRE ...; 1520 27 0 27

makefile +=

用户436722 2014-11-6 14:48: 评论：@IC后端设计布局布线面试题博客中提到的“逻辑设计：Fanout与Skew”; 分析的很翔实; 1278 22 0 22

用户436722 2014-10-16 09:40: FPGA与ASIC、CPLD的比较; FPGA与ASIC、CPLD的比较 1、FPGA与ASIC ASIC相对于FPGA的优势：(1) 功耗更低：ASIC由于其门控时钟结构和异步电路 ...; 2456 17 0 17

fpga cpld asic区别

用户436722 2014-10-11 09:32: TCL 与Perl 在IC 设计中的应用; TCL 与 Perl 在IC 设计中的应用论坛上看到关于 tcl 和 perl 的应用，做个备份。就 TCL 而言，主要是因为synopsys ...; 2224 25 0 25

tcl asic perl

用户436722 2014-9-17 19:36: 锁存器与寄存器的区别; 首先应该明确锁存器和触发器也是由与非门之类的东西构成。尤其是锁存器，虽说数字电路定义含有锁存器或触发器的电路叫时序电路，但锁存器有很多组合电路的特 ...; 2234 28 0 28

触发器锁存器

用户436722 2014-8-6 16:43: VHDL与Verilog在参数传递与端口映射的总结; 最近在准备找工作，复习了一下VHDL与Verilog的语法知识，以前大多用Verilog写代码，突然写VHDL总是有点不适应，特别在运算符，操作符上，两种语言差别比较大 ...; 17532 28 0 28

vhdl verilog generic 参数传递

用户436722 2014-7-18 15:36: 浮点数转换成整数; 考虑几个方面： 1：可能是非规格化格式形式是：8位阶码位=0，而且尾数位！=0，，，这样的数太小，必将导致精度损失。 2：因为32位补码整数能表示 ...; 1538 13 0 13

浮点转整数，fpga，verilog

用户436722 2014-7-11 10:51: 两种不同8bit流水线加法器; 最近在看流水线，先介绍一下流水线技术，主要有以下几个关键意思 1：面积换速度 2：能提高数字系统的工作频率和数据吞吐量 3：以消耗较多的寄存 ...; 2784 20 1 21

fpga verilog 流水线技术

用户436722 2014-5-4 15:11: CPU与GPU区别; GPU的重要性毋庸置疑，但它究竟是不是比CPU更重要，这并不是一个简单的是非判断题。CPU性能提升不复当年之勇，但始终都是整个计算系统的心脏；GPU势头再猛， ...; 967 17 0 17

用户436722 2014-3-21 16:24: FPGA最大时钟频率; 第一由FPGA的工艺决定。比较高档的FPGA对于相同的设计能跑更高频率。第二由设计本身决定，对于同一个FPGA，采用不同的设计方法，可能频率也不一样，一种是 ...; 1719 15 0 15

fpga 设计电路频率

用户436722 2013-12-2 16:40: 评论：@面向大海春暖花开博客中提到的“Verilog inout 双向口使用和仿真”; 谢谢解决了的大问题; 1094 18 0 18

用户436722 2013-10-22 11:15: 评论：@求职之路博客中提到的“福州瑞芯微电子笔试（回忆版）”; 谢谢分享; 894 14 0 14

用户436722 2013-10-20 19:54: 评论：@书写点滴博客中提到的“【博客大赛】8家公司笔面试经历-百度-联发科-瑞晟--”; 很有参考价值的文章; 1096 17 0 17

用户436722 2013-4-24 17:19: [博客大赛]moore状态机和mealy状态机; 状态机分为moore状态机和mealy状态机。 Mealy 状态机的输出信号是当前状态和所有输入信号的函数， mealy 状态机的输出时在输入变化后立即发生变 ...; 1306 14 1 15

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