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CAN总线通信规格书

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CAN总线通信规格书CAN总线通信规格书

can 总线通信
从虚拟原型到运行功率分析，系统学习Encounter

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从虚拟原型到运行功率分析，系统学习Encounter资源大小：2.08MB[摘要]计划一个设计并创建一个虚拟原型平面布置图设计创建分层分区和时间预算用阿米巴放置器在设计中放置块和标准细胞。试运行线路和

虚拟原型运行功率分析系统学习 encounter
ARM PrimeCell DMA控制器(PL080)参考文档

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ARMPrimeCellDMA控制器(PL080)参考文档资源大小：1.14MB[摘要]本序言介绍ARMPrimeCellDMA控制器(PL080)及其参考文档。

arm PrimeCell dma 控制器 PL080 参考文档
ADS实验的建立原理图、仿真控件、仿真

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ADS实验的建立原理图、仿真控件、仿真资源大小：9.12MB[摘要]概要该实验包括用户基础界面，ADS文件的创建过程包括建立原理图、仿真控件、仿真、和数据显示等部分的内容。该实

ADS 实验建立原理图仿真控件仿真
无线充电发射端控制SoC芯片IP6808

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无线充电发射端控制SoC芯片IP6808资源大小：2.1MB[摘要]IP6808是一款无线充电发射端控制SoC芯片，兼容WPCQiv1.2.4最新标准，支持A11线圈，支持5W、苹果7.5W、三星10

无线充电发射控制 SoC 芯片 IP6808
3D integration NoC

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时间：2020.11.19

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3DintegrationNoC资源大小：4.39MB[摘要]现场可编程门阵列(FPGAs)的详细路由是一个新的和困难的问题，因为可用于路由的布线段只能以有限的方式连接在一起。

3d integration noc
近阈值电压的发展现状及其设计模式

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时间：2020.11.19

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近阈值电压的发展现状及其设计模式资源大小：3.65MB[摘要]DynamicVoltageFrequencyScaling,动态调节电压与频率，以减小功耗

阈值电压发展现状设计模式
考虑栅氧化层SBD，NBTI和MOSFET的SRAM稳定性分析

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时间：2020.11.19

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考虑栅氧化层SBD，NBTI和MOSFET的SRAM稳定性分析资源大小：6.35MB[摘要]对超薄栅氧化物，采用软击穿(SBD)技术广泛研究，但没有完全集成到电路可靠性模拟。使用一个6TSRAM单元作

考虑栅氧化层 SBD NBTI mosfet SRAM 稳定性分析
CPF-Si2 Common Power Format Specification

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时间：2020.11.19

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CPF-Si2CommonPowerFormatSpecification资源大小：2.41MB[摘要]芯片应用向消费性应用的转变，以及最新工艺技术的变化，使得power成为全球大多数芯片的主要设计标

CPFSi2 common power format specification
3D IC堆叠技术

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时间：2020.11.19

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3DIC堆叠技术资源大小：13.29MB[摘要]前言个人电脑、手机、音乐播放器、游戏系统、相机和flash媒体等消费需求强劲，推动了电子系统市场的爆炸性增长。这些电子系统的设计和制造是通过将单个集成电

3d ic 堆叠技术
Encounter使用说明.zip

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时间：2020.11.19

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Encounter使用说明资源大小：11.16MB[摘要]以一32位流水线加法器设计为例，需要的文件包括：综合后的网表netlist.v。综合后的约束文件netlist.sdc，注意需要将该文件中的端

encounter 使用说明 Zip
利用Cadence_Allegro进行PCB级的信号完整性仿真

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时间：2020.11.18

上传者：丸子~

利用Cadence_Allegro进行PCB级的信号完整性仿真

利用 cadenceallegro 进行 pcb 信号完整性仿真
基于System C和UML的语音备忘器设计

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时间：2020.11.18

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基于SystemC和UML的语音备忘器设计资源大小：2.45MB[摘要]随着VLSI的集成度越来越高，设计也越趋复杂。传统的设计方法如原理图输入、HDL语言描述在进行复杂系统设计时，设计效率往往比较低

基于 system uml 语音备忘设计
DC2008—license 制作和启动配置文件

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时间：2020.11.18

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DC2008—license制作和启动配置文件资源大小：791.52KB[摘要] DC2008—license制作和启动配置文件License制作是很最关键的，没有license软件肯定没法

DC2008 license 制作启动配置文件
Cadence_Tutoria

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时间：2020.11.18

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Cadence_Tutoria资源大小：1.1MB[摘要]您将创建一个8位加法器多表原理图。你将在图1和图2上创建4位的示意图。1打开一个名为“adder8”的新示意图和库“adder8”2。在[制作

CadenceTutoria
一文了解综合与Design Compiler

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时间：2020.11.18

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一文了解综合与DesignCompiler资源大小：3.62MB[摘要]综合是前端模块设计中的重要步骤之一，综合的过程是将行为描述的电路、RTL级的电路转换到门级的过程；DesignCompiler是

一文解综 Design compiler
Cadence NC Verilog仿真教程

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时间：2020.11.18

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CadenceNCVerilog仿真教程资源大小：968.16KB[摘要]这个手册将向你介绍使用NC-Verilogsimulator和SimVision。本文使用的是一个用Veilog硬件编程语言编

cadence nc verilog 仿真教程

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