FPGA和CPLD-可编程逻辑器件-第387页-面包板社区

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用户1651241 2010-2-15 16:02: 搭建Xilinx开发环境（5）------ 如何利用Modelsim仿真ROM; 以前都是在Altera的FPGA，现在用ISE做开发，发现在仿真ROM上和Quartus II还是有些区别。下面先分别说一下Quartus II和ISE创建ROM并进行仿真的步骤： ...; 2978 8 2 10

用户1651241 2010-2-14 00:58: 搭建Xilinx开发环境（1）…… 编译Xilinx仿真库; 首先介绍一下Xilinx几个主要的仿真库（路径：D:\Xilinx\11.1\ISE\verilog\src\） Unsim文件夹：Library of Unified component simulation models。仅 ...; 4438 10 1 11

用户1651241 2010-2-14 00:52: 搭建Xilinx开发环境（3）…… 使用ChipScope进行调试; Xilinx的ChipScope工具就相当于Altera的SignalTap II，能够捕捉FPGA内部的信号，方便了调试过程。下面就以一个简单的实例描述一下使用ChipScope的过程（ISE版本 ...; 4310 10 0 10

用户244280 2010-2-11 18:16: 基于FPGA的沿检测; 沿检测技术大家并不陌生，也在运用。举一个简单的例子，CPLD助学小组里的一个按键消抖程序就用到了下降沿检测技术。但是这里我并不想多说下降沿和上升 ...; 3286 10 1 11

ash_riple_768180695 2010-2-11 11:53: 维护遗留代码（5）——逆向添加时钟约束; 问题归结到了时序收敛上，该设计存在的一个最主要的问题是缺少完整、正确的时序约束。时序约束的核心是时钟约束。接下来我要做的第一步是确认该 ...; 5690 8 0 8

特权ilove314 2010-2-10 22:48: 集成NIOS2自定义组件; 集成 NIOS2 自定义组件在接触 SOPC 之前，天真的以为这玩意对于用户而言没啥技术含量，只不过是设定恩多 GUI 而已， ...; 4260 10 1 11

用户244280 2010-2-10 21:36: FPGA代码风格（二）：一个always块干一件事; 我想以一个例子来说明：LED的闪烁灯，下面是我摘抄的一位同学的代码： module LED(clk, rst_n, led); //clk = 50M input clk ...; 5051 12 1 13

用户884444 2010-2-10 12:24: Altera公司的官方学习资料; Altera公司的官方资料：全部资料的首页： http://www.altera.com.cn/literature/lit-index.html NIOS ii的资料首页： http://www.altera.com.cn/li ...; 1861 0 0 0

用户1337448 2010-2-9 17:40: 如何解决当前CAN网络应用层协议设计面临的关键问题; 我曾经在电子工程开了一次在线的技术讨论，现在把电子工程整理的内容放在这里，供大家参考：就如同集成电路、微处理器的诞生一样，数据总线技术的问世成为 ...; 1816 3 0 3

用户267451 2010-2-9 00:56: FPGA实验一 Quartus II的使用及点亮LED灯; LED 灯是与 EP2C5T144C8 的某些引脚相连的，其正极接 3.3V 电源，当与 LED 灯相连接的引脚位低电平时，对应的灯就会亮，即运用电平的高低来控制 LED ...; 12101 14 0 8

用户267451 2010-2-9 00:38: FPGA实验二 LED灯闪烁; 一实验原理对时钟进行分频，使占空比为 50% ，则只要使用一个计数器，在计数的前一半时间里，使输出电平为高电平，在计数的后一半时间里使输出的 ...; 3567 3 0 3

用户267451 2010-2-9 00:31: Quartus II软件使用详细的步骤说明(1); 点亮LED灯的实验步骤如下： 1．选择开始＞程序＞Altera＞Quartus II软件。或者双击桌面上的Quartus II的图标运行Quartus II软件，出现如图2.1.1所示。如果是第 ...; 3425 4 0 4

用户232569 2010-2-8 23:31: FSM安全问题; 关于怎样才能使状态机稳定可靠，其实状态机的可靠不取决于状态机编码方式和风格，而是取决于综合工具的选项，开启Safe State Machine选项，这一 ...; 3287 4 0 4

用户406798 2010-2-8 20:49: [Verilog HDL入门]第五章门级建模; 1、内建基元（原语）门多输入门：与门（and）、与非门（nand）、或门（or）、或非门（nor）、 ...; 4265 5 0 5

用户244280 2010-2-8 12:54: FPGA代码风格（一）：组合逻辑电路和时序逻辑电路分开编码; 这是地球人都知道的编码风格，但是在阅读别人的代码的时候，还是经常看到组合逻辑和时序逻辑混在一起。怎样才能很好地将组合逻辑 ...; 5045 11 1 12

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