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用户406798 2010-1-26 22:56
- [Verilog HDL入门]第三章 Verilog语言要素
- 1、标识符（Identifier）：由任意字母、数字、$符号、_（下划线）符号组成的字 符 ...
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用户1395232 2010-1-26 19:59
- CycloneIII_GCLK_PLL阅读笔记
- 前段时间项目中使用了CycloneIII这款芯片，负责了时钟方面的设计，摘录时钟网络和PLL使用笔记： 1、芯片管脚 上可以输入 16 个单端时钟或者 8 ...
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用户236495 2010-1-26 10:05
- 有个解释dc比较清楚的博客
- dc概论系列 http://bb2hh.blogbus.com/c1802258/
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用户1623314 2010-1-25 22:07
- 为什么嵌入式开发人员要使用FPGA
- 在一个领域中，如果唯一不变的是变化，那么不需要对电子技术和设计方法的发展变化做多少回顾，就能见证到变化是如何使设计工程师能够创建出下一代创新产品。微处 ...
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用户518753 2010-1-25 11:29
- Altera的几个常用的Synthesis attributes
- Altera的几个常用的Synthesis attributes 各厂商综合工具，对HDL综合时都定义了一些综合属性这些属性可指定a declaration,a module item,a state ...
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- 如何使用SignalTap II觀察reg與wire值? (SOC) (Verilog)
- Abstract 撰寫Verilog時，雖然每個module都會先用ModelSim或Quartus II自帶的simulator仿真過，但真的將每個module合併時，一些不可預期的『run-time』問題可 ...
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coyoo 2010-1-24 19:25
- 时序收敛地最佳实践
- Altera的QuartusII提供了物理综合等等优化工具，之前的文章中本人试图进行过介绍，我们建议客户最好是在设计无法通过（或者表面上）修改代码来 ...
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- LCD_controller&PS2_controller using HDL
- LCD_ControllerPS2_Controller 用硬件描述语言HDL驱动LCD和键盘 ?xml:namespace prefix = v ns = "urn:schemas-microsoft-com:vml" / ...
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用户1324552 2010-1-23 17:03
- setup time与hold time
- 版权声明 ：转载时请以超链接形式标明文章原始出处和作者信息及 本声明 http://bb2hh.blogbus.com/logs/20463915.html 注明：如需转载，请注 ...
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- 转载：verilog双向端口的使用
- 芯 片外部引脚很多都使用inout类型的，为的是节省管腿。一般信号线用做总线等双向数据传输的时候就要用到INOUT类型了。就是一个端口同时做输入和输 出。 inout ...
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- 转贴: 如何编写testbench的总结
- 如何编写testbench的总结（非常实用的总结） 附件不能上传，我就捡几点重要的在这里贴一下吧。 1．激励的设置 相应于被测试模块的输入激励设 ...
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- 转贴: (笔记)如何解决Q2的多功能管脚的使用
- http://blog.ednchina.com/quiye/271120/message.aspx 在对Quartus II工程编译时出现了如下的错误信息，见下图： 所建project用到了Pin_AE24管 ...
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- 在Quartus II与ModelSim下仿真，对计数初值的设置问题(ModelSim)(Q
- http://blog.ednchina.com/quiye/271118/message.aspx 在用Quartus II与ModelSim分别对一个简单的分频程序进行仿真时发现了一个关于设置初值得问题 ...
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- 转贴:双向端口I/O的研究
- http://blog.ednchina.com/quiye/269176/message.aspx 最近项目中要用到双向三态口，于是调用ALTERA 的Q2里LPM. 从 ...
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- 转贴:Quartus II 中Tsu/Tco 的约束方法
- 原文地址： http://blog.ednchina.com/quiye/261209/message.aspx Tsu/Tco 在Quartus II 的报告中有两种不同含义. 片内的Tsu/Tco 是指前级触发器 ...
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