FPGA和CPLD-可编程逻辑器件-第393页-面包板社区

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用户518753 2010-1-25 11:20: 如何使用SignalTap II觀察reg與wire值? (SOC) (Verilog); Abstract 撰寫Verilog時，雖然每個module都會先用ModelSim或Quartus II自帶的simulator仿真過，但真的將每個module合併時，一些不可預期的『run-time』問題可 ...; 2306 6 0 6

coyoo 2010-1-24 19:25: 时序收敛地最佳实践; Altera的QuartusII提供了物理综合等等优化工具，之前的文章中本人试图进行过介绍，我们建议客户最好是在设计无法通过（或者表面上）修改代码来 ...; 6198 14 7 21

用户518753 2010-1-24 14:48: LCD_controller&PS2_controller using HDL; LCD_ControllerPS2_Controller 用硬件描述语言HDL驱动LCD和键盘 ?xml:namespace prefix = v ns = "urn:schemas-microsoft-com:vml" / ...; 1902 7 0 7

用户1324552 2010-1-23 17:03: setup time与hold time; 版权声明：转载时请以超链接形式标明文章原始出处和作者信息及本声明 http://bb2hh.blogbus.com/logs/20463915.html 注明：如需转载，请注 ...; 4464 12 0 12

用户1324552 2010-1-23 16:50: 转载：verilog双向端口的使用; 芯片外部引脚很多都使用inout类型的，为的是节省管腿。一般信号线用做总线等双向数据传输的时候就要用到INOUT类型了。就是一个端口同时做输入和输出。 inout ...; 2421 11 0 11

用户1324552 2010-1-23 16:49: 转贴: 如何编写testbench的总结; 如何编写testbench的总结（非常实用的总结）附件不能上传，我就捡几点重要的在这里贴一下吧。 1．激励的设置相应于被测试模块的输入激励设 ...; 2485 11 0 11

用户1324552 2010-1-23 16:49: 转贴: (笔记)如何解决Q2的多功能管脚的使用; http://blog.ednchina.com/quiye/271120/message.aspx 在对Quartus II工程编译时出现了如下的错误信息，见下图：所建project用到了Pin_AE24管 ...; 2723 10 0 10

用户1324552 2010-1-23 16:48: 在Quartus II与ModelSim下仿真，对计数初值的设置问题(ModelSim)(Q; http://blog.ednchina.com/quiye/271118/message.aspx 在用Quartus II与ModelSim分别对一个简单的分频程序进行仿真时发现了一个关于设置初值得问题 ...; 5317 14 1 15

用户1324552 2010-1-23 16:47: 转贴:双向端口I/O的研究; http://blog.ednchina.com/quiye/269176/message.aspx 最近项目中要用到双向三态口，于是调用ALTERA 的Q2里LPM. 从 ...; 3514 13 0 13

用户1324552 2010-1-23 16:46: 转贴:Quartus II 中Tsu/Tco 的约束方法; 原文地址： http://blog.ednchina.com/quiye/261209/message.aspx Tsu/Tco 在Quartus II 的报告中有两种不同含义. 片内的Tsu/Tco 是指前级触发器 ...; 2657 14 0 14

用户406798 2010-1-23 00:19: [Verilog HDL入门]第二章入门指南; 主要的知识点： 1.Verilog HDL语言的基本描述单位是模块。 2.对设计进行描述的四种风格： a、数据 ...; 1535 5 0 5

用户244280 2010-1-22 00:11: 乒乓操作1（用寄存器做缓存）; 这几天在研究FPGA的乒乓操作，乒乓操作的理论很多参考书、网上的资料都有讲解，这里我就不啰嗦了，我想分四个部分来研究乒乓操作：一、用寄存器做缓存， ...; 6230 12 2 14

用户406798 2010-1-21 23:54: [Verilog HDL入门]第一章简介; 主要的知识点: 1. Verilog HDL是一种用于数字系统建模的硬件描述语言，模型的抽象层次可以从算法级一直 ...; 1882 6 0 6

用户406798 2010-1-21 23:24: 开博杂谈; 今天开始学习CPLD/FPGA，最近公司需要用到这方面的内容；从今天开始学习CPLD/FPGA。把学习进展、以及学习中存在的问题记录下来；作为自己成长的一个 ...; 1331 7 0 7

用户180508 2010-1-21 20:38: FPGA学习好书推荐; 看过很多FPGA相关的书，其中内容重复的不少，要看就看经典的。这些是从众多书中挑出来自己认为不错的书，望初学者能节省时间，重点阅读：《 ve ...; 6803 6 3 9

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