用户224119
2010-2-26 17:33
开博声明
开博只为技术交流
用户1447367
2010-2-26 12:46
CIC Decimation学习整理(付HDL代码)，2 day's hardwork
CIC Filter 学习小结 ...
用户89529
2010-2-26 11:41
verlog语法要点
verlog语法要点： module endmodule之间由两部分构成：接口描述和逻辑功能描述 IO端口种类： input output inout 相同位宽的输 ...
用户1540708
2010-2-26 08:32
換了新電腦i5-750
EDK因為檔案權限問題在WIN7沒辦法執行, ISE模擬也會有問題, 必須用VMware建立虛擬主機灌xp執行, 新電腦的主機板也沒有rs232 port, 必須買USB轉RS232接頭... ...
特权ilove314
2010-2-25 18:16
项目日志2——AD调试
项目日志 2 —— AD 调试 先说一些题外话，通常来说，一个规范的 FPGA 工程设计都会遵循一套固有的流程，但并不是所 ...
用户248117
2010-2-25 00:32
写入ＦＰＧＡ和写入FPGA的配置ＰＲＯＭ的文件格式有何不通？
写入ＦＰＧＡ（比方说XC3SPQ208）和写入FPGA的配置ＰＲＯＭ(XCF02S)的文件格式有何不通？ 在FPGA开发过程中，生成的以下文件的作用是干什么？ ...
用户89529
2010-2-24 10:09
Quartus II 9.1 环境变量的相关设置
Quartus II 9.1 刚安装完毕，为了以为万一，所以现在把环境变量的相关设置记录与此，本人刚搞Quartus II ，有很多地方不清楚，也不知再此记录的数 ...
用户1532875
2010-2-24 09:17
Fusion Kit--组件1
画完Fusion Kit的主板后，休息了几天，然后又在构思其他的功能组件。归根到原来的层叠式构思，配套的几个组件会继续像建房子一样累上去，其中第一层 ...
特权ilove314
2010-2-23 18:48
项目日志1——整体划分
项目日志 1 ——整体划分 特权同学最近在做一个测控设备的项目，因为接口比较多，但协议不复杂，所以主要用 FPGA 全部搞 ...
用户1122702
2010-2-23 14:46
EDK环境编译错误一例【1】
EDK环境编译错误一例【1】 (by wind330) Question : 在ise工程下有***.xmp文件，生成mpmc控制器，作为工程的 ...
yoyowind
2010-2-23 00:31
增加FPGA分类，并贴上一个简明教程和VHDL例子程序。
2-4译码器的程序作为初步调试使用。 library IEEE; use IEEE.Std_logic_1164.ALL; entity pro1 is port(A1,B1,G1BAR,A0,B0,G0BAR:in std_logic; ...
yoyowind
2010-2-23 00:31
FPGA的一个VHDL实现1秒LED闪烁一次的程序。
程序思路很简单，就是利用50MHz的外部时钟输入，经过2次分频得到1秒的精确定时，给LED取反。 LIBRARY IEEE; USE IEEE.STD_LOGIC_1164.ALL; --USE IEEE.STD_LOG ...
用户283643
2010-2-22 14:19
股市上博士后和民工的差别
联合利华引进了一条香皂包装生产线，结果发现这条生产线有个缺陷：常常会有盒子里没装入香皂。总不能把空盒子卖给顾客啊，他们只得请了一个学自动化的博士后设 ...
用户1337448
2010-2-21 16:40
在ModelSim波形图中以参数名显示变量
在使用Verilog HDL编写有限状态机等逻辑的时候，状态机的各个状态通常以参数表示，但当使用ModelSim仿真的时候，状态机变量在wave窗口中以二进制编码的形式显 ...
用户270083
2010-2-21 11:16
I am a giant magician, equipment in general
I am a giant magician, equipment in general, France and a little more than 300 injured. So, to be taken congenitally deficient in the depth of talent ...
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