-
ash_riple_768180695
2010-3-10 10:29
-
回顾Virtual JTAG在一个项目中的成功应用
-
几天前看到 特权同学在学习使用Virtual JTAG ，心中很是高兴：这么好的一个工具，终于有同行认真对待它，并且开始探索着使用它了。不知道 特权 ...
-
-
用户1583963
2010-3-9 19:38
-
心得：阴级数码管的使用
-
从这张图可以看出数码管的的阴极管是低电平有效的（即当0时才能触发阴极管亮），因此真正能让灯显示我要的数字的话，就一定要搞懂这点， ...
-
-
ash_riple_768180695
2010-3-9 18:04
-
维护遗留代码（6）——缺少例外的约束就是“过约束“（内空）
-
待续
-
-
ash_riple_768180695
2010-3-9 18:03
-
维护遗留代码（7）——必不可少的引脚时序约束（内空）
-
待续
-
-
用户180508
2010-3-9 16:53
-
Testbench编写技巧
-
测试平台是个没有输入输出端口的模块。仿真在一个模块设计中是很关键的步骤，而testbench是仿真的很好工具。 与待测模块接口 ?xml:namespace prefix ...
-
-
用户1122702
2010-3-9 12:09
-
【转】FPGA的“可编程”使你迷惑吗？
-
转自 http://itlem.ycool.com/post.3076866.html ，作者不详 ------------------------------------------------------------------------------------------- ...
-
-
用户180508
2010-3-9 10:11
-
FIFO编写
-
//FIFO采用四个always块处理写、读、更新读写指针、FIFO计数 module FIFO ( input data_in, input clk,rst,rd,wr, output empty,full, output reg fifo_c ...
-
-
用户180508
2010-3-9 09:14
-
双向数据总线
-
1、 先声明一个双向总线： inout bus; 2、 读双向总线： a= bus;; 3、 通过一个过程块写双向总线 l ...
-
-
特权ilove314
2010-3-8 20:39
-
项目日志5——AD调试（Virtual JTAG接收窗口）
-
项目日志 5 —— AD 调试（ Virtual JTAG 接收窗口） 这几天花了点时间，做了一个简单的 Virtual JTAG 接收调试 ...
-
-
用户1651241
2010-3-8 20:38
-
使用Signal Tap II采集到的数据进行Matlab仿真
-
在使用FPGA进行无线通信或者进行信号处理时，一般按照这样的步骤进行： （1）利用matlab进行浮点算法仿真 （2）将matlab浮点算法转换 ...
-
-
用户163057
2010-3-8 13:34
-
FPGA管脚说明
-
Altera： 用户I/O：不用解释了。 配置管脚： MSEL 用于选择配置模式，比如AS、PS等。 DATA0 FPGA串行数据输入，连接到配置器件的串行数据输出管脚。 DCL ...
-
-
用户180508
2010-3-8 10:36
-
Verilog编写实战技巧（一）
-
看了很多Altera官方的代码，总结了其中的一些比较好的编写形式和技巧，供大家参考。 信号写法 ?xml:namespace prefix = o ns = "urn:schemas-micro ...
-
-
用户1335338
2010-3-7 22:34
-
SRAM调试记录
-
在采集卡的项目中，SRAM读取的数据时对时错，但是看了riple的日志中关于“时序问题”的分析后，找到了解决办法，顺利完成了初步的时序约束，谢谢他 ...
-
-
用户37223
2010-3-7 22:22
-
写verilog就是要简单
-
写 verilog 就要要简单。因为 verilog 是要表达实际的电路设计的，只要能表达设计意图，使用的语法越简单越好。简单意味着出错机会少、容易理解、不容易误 ...
-
-
用户1540708
2010-3-7 20:36
-
誰會DDR SDRAM的控制阿,,,
-
唉....四處碰壁。有誰會DDR SDRAM的控制阿,,,, 給我看一眼他長什麼形狀也好... 通訊系老師建議我直接用VHDL連接driver，那ddr sdram的driver是什麼鬼 ...
-
关闭
站长推荐
/3 
