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用户180508
2010-3-9 16:53
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Testbench编写技巧
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测试平台是个没有输入输出端口的模块。仿真在一个模块设计中是很关键的步骤,而testbench是仿真的很好工具。 与待测模块接口 ?xml:namespace prefix ...
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用户1122702
2010-3-9 12:09
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【转】FPGA的“可编程”使你迷惑吗?
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转自 http://itlem.ycool.com/post.3076866.html ,作者不详 ------------------------------------------------------------------------------------------- ...
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用户180508
2010-3-9 10:11
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FIFO编写
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//FIFO采用四个always块处理写、读、更新读写指针、FIFO计数 module FIFO ( input data_in, input clk,rst,rd,wr, output empty,full, output reg fifo_c ...
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用户180508
2010-3-9 09:14
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双向数据总线
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1、 先声明一个双向总线: inout bus; 2、 读双向总线: a= bus;; 3、 通过一个过程块写双向总线 l ...
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特权ilove314
2010-3-8 20:39
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项目日志5——AD调试(Virtual JTAG接收窗口)
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项目日志 5 —— AD 调试( Virtual JTAG 接收窗口) 这几天花了点时间,做了一个简单的 Virtual JTAG 接收调试 ...
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用户1651241
2010-3-8 20:38
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使用Signal Tap II采集到的数据进行Matlab仿真
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在使用FPGA进行无线通信或者进行信号处理时,一般按照这样的步骤进行: (1)利用matlab进行浮点算法仿真 (2)将matlab浮点算法转换 ...
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用户163057
2010-3-8 13:34
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FPGA管脚说明
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Altera: 用户I/O:不用解释了。 配置管脚: MSEL 用于选择配置模式,比如AS、PS等。 DATA0 FPGA串行数据输入,连接到配置器件的串行数据输出管脚。 DCL ...
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用户180508
2010-3-8 10:36
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Verilog编写实战技巧(一)
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看了很多Altera官方的代码,总结了其中的一些比较好的编写形式和技巧,供大家参考。 信号写法 ?xml:namespace prefix = o ns = "urn:schemas-micro ...
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用户1335338
2010-3-7 22:34
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SRAM调试记录
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在采集卡的项目中,SRAM读取的数据时对时错,但是看了riple的日志中关于“时序问题”的分析后,找到了解决办法,顺利完成了初步的时序约束,谢谢他 ...
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用户37223
2010-3-7 22:22
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写verilog就是要简单
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写 verilog 就要要简单。因为 verilog 是要表达实际的电路设计的,只要能表达设计意图,使用的语法越简单越好。简单意味着出错机会少、容易理解、不容易误 ...
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用户1540708
2010-3-7 20:36
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誰會DDR SDRAM的控制阿,,,
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唉....四處碰壁。有誰會DDR SDRAM的控制阿,,,, 給我看一眼他長什麼形狀也好... 通訊系老師建議我直接用VHDL連接driver,那ddr sdram的driver是什麼鬼 ...
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用户254708
2010-3-7 13:38
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SOPC入门的第一个程序
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最近学习FPGA的SOPC相关东西,搞了个简单系统,在NIOS-II环境下写了个入门流水灯程序,呵呵,发表发表。 #include "system.h" #include "altera_avalon_pio_r ...
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用户180508
2010-3-7 09:46
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IP核从端口寄存器模块设计指南
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寄存器设计包括 : 1. 偏移地址, 2. 寄存器名称, 3. 各个位的功能, 4. 读写权限(只读、读写都可以,写后清零) ?xml:namespace prefix = o n ...
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用户264106
2010-3-6 13:32
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李书福委员:应上调个税起征点并推进个税改革
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新华网北京3月2日电(记者南辰、罗宇凡)“为了促进内需的增长,国家有关部门应尽快上调个人所得税起征点并推进个人所得税改革,改善民生,使广大工薪阶层的可支 ...
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用户1609127
2010-3-6 12:34
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CPLD笔记4 数码管显示
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笔记 4 数码管显示 ?xml:namespace prefix = o ns = "urn:schemas-microsoft-com:office:office" / module lesson04 ( ...
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