FPGA和CPLD-可编程逻辑器件-第382页-面包板社区

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用户1542249 2010-3-16 21:49: 时钟分频改为使能分频; 一个模块的时序仿真是正确的，但当把这个模块放到顶层模块和其他模块一起仿真时，结果就出现了时序错误。我检查了一下，发现我的其他个时钟是由 ...; 3158 6 1 7

用户247622 2010-3-16 20:25: ByteBlasterII下载线原理图; 一直想做没有做的东西，把原理图传上来吧，自己没时间做了，各位有做好用的要告诉我哟！！！ Protel DXP格式，要用DXP2004或者AD6打开。 ...; 1883 3 0 3

用户113770 2010-3-16 17:13: 关于inout口的使用（转）; 芯片外部引脚很多都使用inout类型的，为的是节省管腿。一般信号线用做总线等双向数据传输的时候就要用到 INOUT类型了。就是一个端口同时做输入和输出。 inout ...; 3397 6 0 6

用户1104365 2010-3-16 16:56: FPGA综合工具Synplify下载与破解[原创]; FPGA 综合工具 Synplify 下载与破解 ?xml:namespace prefix = o ns = "urn:schemas-microsoft-com:office:office" / Synplify ...; 14724 6 2 8

用户257393 2010-3-16 16:55: FPGA开发工程师路在何方？; FPGA开发工程师路在何方？发表于 2007-12-4 12:01:36 FPGA开发工程师路在何方？ FPGA作为一个比较新的领域，在最近几年中有很大的发展和进步。各个厂家的F ...; 2052 3 0 3

用户113770 2010-3-16 16:47: FPGA实现I2C总线模块（转）; 摘要：简述了 I?xml:namespace prefix = st1 ns = "urn:schemas-microsoft-com:office:smarttags" /2C 总线的特点；介绍了开发 FPGA 时 I2C 总线模块 ...; 4022 2 0 2

用户1104365 2010-3-16 16:35: 如何破解Synplify Pro 9.6.2? (SOC) (Synplify); 如何破解Synplify Pro 9.6.2? (SOC) (Synplify) 本文介紹如何破解Synplify Pro 9.6.2。 Introduction Step 1：安裝Synplify Pro ...; 3070 7 1 8

ash_riple_768180695 2010-3-16 13:50: Learning the Altera Avalon Verification IP Suite; Here is the description of the Avalon VIP Suite and the advantages of using it. The Avalon Verification IP Suite provides bus functional models (BFM ...; 5083 6 0 6

用户251453 2010-3-16 12:34: cyclone 系列IO口问题--开漏输出与上拉电阻设置; 转自：http://www.altera.com/support/devices/io/features/io-features.html 可以设置这两个项。引脚的上拉电阻可以和三态输出，开漏输出结合使用。可是三态 ...; 2641 2 0 2

用户1104365 2010-3-15 17:03: ISE 约束文件的基本操作(转载); 按：早就想研究一下fpga约束设置，现在总算有时间静下心来看看了 1．约束文件的概念 FPGA设计中的约束文件有3类：用户设计文件（.UCF文件） ...; 3282 6 0 6

用户1104365 2010-3-15 09:58: ModelSim SE 6.5下载及安装步骤; ModelSim SE 6.5下载及安装步骤 ModelSim SE 6.5 下载及安装步骤 1 ModelSim SE 6.5下载在ModelSim网站www.model.com下载ModelSim S ...; 6576 6 0 6

用户249389 2010-3-14 22:15: 【转载收藏】跨越鸿沟：同步世界中的异步信号——Mike Stein，Paradigm Works; 原文链接： http://article.ednchina.com/2004-8/AtcShow2005127160310.htm; 3041 1 0 1

用户247615 2010-3-14 20:30: Motorala推荐的Verilog代码规范.(Verilog).(翻译); 一. 文件命名规则 1: 每个文件中只包含一个设计单元理由: 便于修正. 规则 2: 文件命名协定设计单元名称.扩展名理由: 便于理解设计单元 ...; 2719 2 0 2

ash_riple_768180695 2010-3-14 16:51: 学习Altera一款IP core的Testbench——Triple Speed Ethernet; 几年前就想着要从Quartus II提供的各种开放资源中“偷”学点什么，可惜总是浅尝辄止，没能坚持下来。一方面是自己懒，缺乏动力；另一方面是没能 ...; 8457 12 0 12

用户256749 2010-3-14 15:29: QuartusII仿真１－使用 EDA工具进行设计仿真; QuartusII仿真１－使用 EDA工具进行设计仿真 2009-02-27 09:36:47 来源：网络转载作者：佚名共有评论(0)条浏览次数:1015 　　Quartus II ...; 2138 2 0 2

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