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ug585-Zynq-7000-TRM.pdf
所需E币:2
下载:7
大小:16.18MB
时间:2019.11.01
上传者:星空下的屋顶
ug585-Zynq-7000-TRM.pdf
《FPGA权威指南(英文版)》
所需E币:1
下载:7
大小:4.04MB
时间:2019.07.29
上传者:328230725_895182095
《FPGA权威指南(英文版)》英语不好的,就算了
fpga
6.3 流水灯控制.pdf
所需E币:0
下载:7
大小:34.82KB
时间:2021.04.30
上传者:Argent
随着FPGA技术的不断发展,许多消费类产品都嵌入了FPGA程序,ZYNQ架构属于主流,搜集的部分有关FPGA学习资料,希望对您有所帮助,欢迎下载。
63
流水灯
控制
pdf
直放式收音机原理
所需E币:0
下载:7
大小:3.77MB
时间:2021.09.02
上传者:故事与酒
直放式收音机原理直放式收音机原理
直放
收音机原理
工具篇_开发环境搭建:Vivado软件的安装.ppt
所需E币:1
下载:7
大小:1.02MB
时间:2020.05.26
上传者:Argent
FPGA技术一直是比较火的领域,其开发的难度也让许多开发人员望而却步。了解FPGA的基础编程语言是非常有必要的。本人收集了一些关于CPLD和VerilogHDL编程技术资料,有需要的网友自行下载,希望
工具
开发环境
搭建
vivado
软件
安装
ppt
基于Zynq7000 FPGA的高速信号采集处理平台
所需E币:0
下载:7
大小:1.3MB
时间:2020.12.28
上传者:czd886
基于Zynq+7000+FPGA的高速信号采集处理平台
基于
zynq7000
fpga
高速
信号采集
处理平台
ucGUI中文手册.pdf
所需E币:2
下载:7
大小:2.31MB
时间:2019.11.01
上传者:星空下的屋顶
ucGUI中文手册.pdf
语法篇_高级知识点.ppt
所需E币:1
下载:7
大小:5.03MB
时间:2020.05.26
上传者:Argent
FPGA技术一直是比较火的领域,其开发的难度也让许多开发人员望而却步。了解FPGA的基础编程语言是非常有必要的。本人收集了一些关于CPLD和VerilogHDL编程技术资料,有需要的网友自行下载,希望
语法
篇高级
知识点
ppt
增量式光电编码器计数与接口电路的设计
所需E币:1
下载:6
大小:148.67KB
时间:2019.05.24
上传者:牛渔曦
设计了一种简单且高精度的接口电路,实现了硬件鉴相、倍频和计数,可以与微机或DSP并行通信,并消除硬件延迟可能引起的错误。
二极管 三极管 MOS器件基本原理.pdf
所需E币:3
下载:6
大小:89.67KB
时间:2023.02.20
上传者:张红川
二极管三极管MOS器件基本原理.pdf
二极管
三极管
mos
器件
基本原理
pdf
基于增量式编码器原理分析的去毛刺算法实现
所需E币:1
下载:6
大小:337.11KB
时间:2019.05.24
上传者:牛渔曦
分析机械式增量型编码器的毛刺产生机理,结合编码器有效旋转波形和几种毛刺波形的特点,提出一种新的去毛刺算法,在编码器的相位超前输出端的下降沿,判断一次相位滞后端的输出电平,并持续等待直到相位超前端达到高
波形发生程序
所需E币:0
下载:6
大小:60.5KB
时间:2020.05.09
上传者:指的是在下
波形发生程序 波形发生程序
波形
发生
程序
LVDS通信技术
所需E币:1
下载:6
大小:808.1KB
时间:2020.09.07
上传者:倪士虎
TI_High_Speed_LVDS_P2P_Guide
lvds
通信技术
深入浅出玩转FPGA-吴厚航
所需E币:1
下载:6
大小:28.68MB
时间:2023.04.17
上传者:无量头颅无量血
深入浅出玩转FPGA-吴厚航
深入浅出
玩转
fpga
吴厚航
柴油机高压共轨高速电磁阀驱动控制平台设计
所需E币:1
下载:6
大小:6.88MB
时间:2019.05.27
上传者:牛渔曦
论文-柴油机高压共轨高速电磁阀驱动控制平台设计
超声波流量计信号驱动与高速切换电路研究
所需E币:1
下载:6
大小:163.54KB
时间:2019.05.27
上传者:牛渔曦
论文-超声波流量计信号驱动与高速切换电路研究
IEEE Std 1364-2005 IEEE Standard for Verilog
所需E币:0
下载:6
大小:6.19MB
时间:2022.05.13
上传者:无量头颅无量血
IEEEStd1364-2005IEEEStandardforVerilog®HardwareDescriptionLanguage
ieee
std
13642005
ieee
standard
for
verilog
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