在CMOS电路的IDDQ静态电流测试体系中，漏电故障是覆盖晶体管核心缺陷的关键故障类型，也是检测芯片制造工艺缺陷、绝缘失效与材料异常的核心依据。不同于传统逻辑测试依托电压电平变化判定故障，漏电故障检测以电路静态供电电流异常为核心判据，能够精准捕捉各类晶体管端极短路缺陷，填补了传统电压测试无法识别的隐性电路故障检测空白。
从器件结构来看，任意一枚晶体管都包含栅极、源极、漏极和衬底四个核心端极。漏电故障模型的核心建模逻辑，就是覆盖四端极之间所有可能出现的短路缺陷，全面匹配芯片制造中常见的绝缘层击穿、多余材料沉积等工艺问题。基于四端极的组合关系，每颗晶体管均存在六种基础漏电故障，分别为栅源短路(GS)、栅漏短路(GD)、栅衬短路(GB)、源漏短路(SD)、源衬短路(SB)以及漏衬短路(DB)，基本囊括了晶体管端极之间所有潜在的导通异常工况。
下图为一个三输入与非门开关级描述，其包含3个PMOS和3个NMOS，每一个晶体管都独立对应上述六种漏电故障。这些漏电故障本质上可以等效为门电路内部不同节点之间的桥接短路故障。以N2为例，其GS、GD、GB、SD、SB、DB六种故障分别对应(b, h)、(b, e)、(b, 0)、(e, h)、(h, 0)、(e, 0)六种桥接故障。
下表列出了所有输入模式下，d、e、h节点的输出，f表述floating状态，即从该节点到VDD或者GND没有导通路径。
漏电故障的实际检测效果，高度依赖门电路的输入测试向量组合。CMOS电路正常静态工况下，电源与地之间不存在持续导通路径，IDDQ静态电流维持在极低水平。但当电路存在漏电短路缺陷时，特定输入向量会激活异常导通通路，让电源到地形成持续导电回路，直接导致IDDQ电流显著升高，以此即可判定故障存在。假设在输入为I8的条件下，N2的栅极和漏极存在漏电，即(b, e)桥接故障，此时会经由P2->N2->N3，存在一条从VDD到GND的导电通路。因此I8输入模式即为该失效模型的IDDQ测试。
电路节点的电平状态是影响故障检测有效性的关键因素。在不同输入向量作用下，电路内部节点会呈现高电平、低电平或浮空三种状态，其中浮空节点无电源与地的导通通路，无法激活漏电故障对应的异常电流。这也意味着，并非所有输入向量都能检测特定漏电故障，只有能让短路两端节点形成高低电平压差、且无浮空状态的测试向量，才能有效触发故障电流，完成故障检测。
下表中列出了检测出每个漏电故障模型所需要的输入模式。标记为“NO"的表示该故障无法通过IDDQ测试检测出。
结合三输入与非门的全工况测试数据可以发现，不同晶体管的各类漏电故障，对应的有效测试向量存在明显差异。部分故障可被多组向量检测，部分故障仅能依靠单一特定向量触发，还有少数漏电故障无论何种输入向量都无法激活，属于电路固有不可检测漏电故障，这类故障的存在特性与电路拓扑结构、晶体管排布方式直接相关。
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