• Verilog HDL代码高质量技巧

    1.Verilog HDL描述可综合电路Verilog HDL语言是对已知硬件电路的文本描述。 所以编写前: 对所需实现的硬件电路“胸有成竹”; 牢记可综合Verilog HDL与电路结构一一对应的关系; 确认电路指标是什么: 性能? 面积? 硬件思维方式,代码不再是一行行的代码而

    06-04 79浏览
  • FPGA 芯片内部架构六大模块详解

    FPGA 芯片整体架构如下所示,大体按照时钟域划分的,即根据不同的工艺、器件速度和对应的时钟进行划分:     FPGA 内部详细架构又细分为如下六大模块: 1、可编程输入输出单元(IOB)(Input Output Block)   为了便于管理和适应多种电器标准,FPGA 的 I

    06-04 24浏览
  • FPGA难学?该怎么学?

    问:本人零基础,想学FPGA,求有经验的人说说,我应该从哪入手,应该看什么教程,应该用什么学习板和开发板,看什么书等,希望有经验的好心人能够给我一些引导。如果想

    06-02 21浏览
  • PID控制器算法在闭环系统中的调节

    网上关于PID算法的文章很多,但是感觉有必要自己再进行一次总结,抽丝剥茧地重新认识了一下PID; 1 前言 2 开环控制 3 闭环控制 4 PID 4.1 系统架构 4.2 理论基础 4.3 离散化 4.4 伪算法 5 C++实现 6 总结 1 前言 控制系统通常根据有没有反馈会分为开环系统和

    05-20 66浏览
  • Verilog HDL语言技术要点

    [导读] 基于FPGA的SOC在嵌入式系统应用越来越广了,往往一个复杂系统使用一个单芯片基于FPGA的SOC就搞定了。比较流行的方案主要有Altera/xilinx两家的方案。要用这样的方案,首要需要掌握的是硬件描述语言。最为流行的硬件描述语言有两种Verilog HDL/VHDL,均

    05-19 71浏览
  • 同步FIFO和异步FIFO​之Verilog实现

    1.定义   FIFO是英文First In First Out 的缩写,是一种先进先出的数据缓存器,他与普通存储器的区别是没有外部读写地址线,这样使用起来非常简单,但缺点就是只能顺序写入数据,顺序的读出数据, 其数据地址由内部读写指针自动加1完成,不能像普通存储器那

    04-21 134浏览
  • 如何将vivado与你自己习惯用的编辑器进行链接

    介绍 vivado是什么,我相信玩FPGA的都知道了,xilinx发布的一款高度集成的设计软件,其他的一些描述我就不讲了,不过用习惯了一些其他的编辑器,使用vivado自带的编辑器,说实话,真的有点不太舒服,今天就介绍下如何将vivado与你自己习惯用的编辑器进行链接

    04-07 129浏览
  • initial在FPGA中可以被综合吗?

    前言 先说明下这个【每周一问】,并不是我每周都一定会发一个,这个话题下的其他号主也会发,然后每周就会有个一两个问题以及相关解答的文章,所以如果我没发,其他号主也是在发的 如果回答有错误之处,请指出~ 说下今天的问题吧,今天在一个技术讨论群里看到

    04-07 81浏览
  • Vivado两种创建工程的方法

    前言 本篇介绍了两种创建工程的方法,一种是根据向导进行创建,一种是直接使用tcl指令进行创建,还简单介绍了工程参数在哪进行更改。 创建工程【方法1】 打开Vivado的初始界面后,可以直接点击Create Project 也可以在菜单栏File > Project > New 然后会出现

    03-24 143浏览
  • FPGA设计的8大重要知识点

    1. 面积与速度的平衡与互换 这里的面积指一个设计消耗FPGA/CPLD的逻辑资源的数量,对于FPGA可以用消耗的FF(触发器)和LUT(查找表)来衡量,更一般的衡量方式可以用设计所占的等价逻辑门数。 速度指设计在芯片上稳定运行所能达到的最高频率,这个频率由设计

    03-19 694浏览
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