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关于电阻的使用，为什么会有这么一条经验法则？

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PCB设计22个总结，预防和整改EMI

单片机外围电路设计总结

FPGA 可编程 PLC verilog CPLD VHDL ASIC Quartus NIOS 时钟时序

测量较低时钟频率的相位噪声和相位抖动

本期我将讨论在测量较低时钟频率的相位噪声和相位抖动时出现的一个非常常见的问题。在所有条件相同的情况下，我们通常期望分频的低频时钟产生比高频时钟更低的相位噪声。在

02-22 198浏览
如何选择国产化替代FPGA产品

FPGA作为嵌入式必备的一个硬件，国产的产品也正在逐渐渗透工程师的生活之中。不过tzgok认为，目前国产FPGA还有几个问题非常令人困扰，并发出评论表示“国产FPGA，长点心吧”： 1、开发板：居然价格贵的离谱，本末倒置。开发板对于厂家而言，开发板目的是什么

02-22 43浏览
+:和-:符号，Verilog标准文档中的一个语法

动态截取固定长度数据语法，即+:和-:的使用，这两个叫什么符号呢？运算符吗？ Verilog比较方便的一个特点就是数据的截取和拼接功能了，截取使用方括号[]，拼接使用大括号{}，例如 reg [7:0] vect; wire a; wire [3:0] b, wire [5:0] c; assign a = vect[1];

02-22 21浏览
MSP430和Cyclone II 的网络数据加密实现

2 流加密解密原理及算法2．1 流加密解密原理流密码由密钥和密码算法两部分组成，密钥一般存储在加解密设备内部，在数据传输前已设置完成。密码算法在较长时间内是不变

01-25 38浏览
FPGA设计经验技巧，用数学思维来简化设计逻辑！

从大学时代第一次接触FPGA至今已有10多年的时间，至今记得当初第一次在EDA实验平台上完成数字秒表、抢答器、密码锁等实验时那个兴奋劲。当时由于没有接触到HDL

01-08 417浏览
基本时钟切换术语和标准输入时钟切换配置

在这篇文章中，我将会介绍一个有趣的时钟芯片反馈装置。它可能意外发生，或作为尝试恢复或测试模式，但通常应该如所解释的那样避免。此外，了解Ouroboros时钟可能

2020-12-17 489浏览
基于CPLD 的矩阵键盘扫描模块设计

摘要：为了在不增加CPU工作负担的前提下，实现标准键盘和矩阵键盘双键盘同时工作，提出了一种基于复杂可编逻辑器件（CPLD）的矩阵键盘扫描方案，实现了在矩阵键盘

2020-11-24 93浏览
基于FPGA的USB2.0控制器设计

如图1所示由视频A/D采集的原始视频数据，在Philips公司生产的TM1300专用视频处理器中压缩后，通过USB控制器送至PC机。PC机的整个通过USB控制器

2020-11-23 106浏览
基于Verilog的FPGA与USB 2．0高速接口设计

0 引言在高速的数据采集或传输中，目前使用较多的都是采用USB 2．0接口控制器和FPGA或DSP实现的，本设计在USB 2．0接口芯片CY7C68013的S

2020-11-23 113浏览
在使用负载开关时时序决定一切

对于那些基于微处理器或FPGA的应用来说，正确的运行需要特定的电源轨排序。有时候，在启用下游电路之前，最好让特定的子系统加电。使用负载开关来管理电源排序可以更轻

2020-11-23 84浏览

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