各位大拿，给品评下DeepSeek给出的答案怎么样！ 提问DeepSeek： 尽可能详细介绍芯片制造的大马士革工艺 DeepSeek思考： 嗯，用户让我尽可能详细地介绍芯片制造中的大马士革工艺。首先，我需要回顾一下之前的知识，大马士革工艺主要用于金属互连，特别是铜互连，对吧？不过现在得仔细看看用户提供的搜索结果，确保信息准确且最新。 首先看网页1，提到铜大马士革工艺成为主要互连工艺，因为集成电路尺寸缩小，铜的电阻率更低，替代了铝。还有单大马和双大马的区别，双大马步骤更少，成本低。中微公司在刻蚀设备上的进展，特别是在28纳米及以下的一体化刻蚀工艺。这些信息很重要，需要整合到历史背景和制造流程中。 网页2解释了为什么大马士革工艺替代铝制程，铜的优点：电阻率低，电迁移抗性好，制造工艺优势。这里需要强调铜相对于铝的优势，以及大马士革工艺如何解决铜刻蚀的问题，比如介质层刻蚀和CMP的应用。 网页3内容不可用，可能跳过。网页4提到大马士革铜的历史背景，现代应用中的超微细结构、抗氧化性、热稳定性，以及制造流程中的材料准备、光刻、刻蚀、CMP等步骤。还有市场前景，比如5G、AI的应用，这些可以作为应用部分的补充。 网页5详细描述了大马士革工艺的步骤，特别是双大马士革的三种类型：先通孔、先沟槽、自对准。还提到阻挡层的作用，防止铜扩散。这点在制造流程中需要详细说明。 网页6讨论了半大马士革工艺在1.5nm节点的应用，涉及后段器件集成和新的掩膜版技术，还有高深宽比金属线和空气间隙的挑战。这部分可能属于工艺挑战或前沿发展，可以放在技术难题或最新进展中。 网页7对比了单双大马士革工艺，指出单大马用于第一层金属，双大马用于其他层，并解释了先通孔和先沟槽的不同应用节点。还有工艺流程的步骤，比如介质层刻蚀、阻挡层沉积、铜填充、CMP等，需要整合到制造步骤中。 网页8提到华进半导体的专利，关于聚合物介质层的CMP处理，这可能属于工艺中的挑战，比如不同介质层的处理，以及如何优化平坦化。 网页9是专家约稿，详细讨论大马士革工艺的发展现状，包括Low-k材料的使用，双大马士革的流程，以及工艺中的难题如低电阻通孔和电迁移失效。还提到了一体化刻蚀方法（AIO）的优势，这部分可以作为工艺流程中的创新点。 网页10提到刻蚀工艺中的大马士革和极高深宽比刻蚀，在逻辑器件中的应用，特别是28纳米以下的一体化刻蚀工艺。这需要结合到制造步骤中的刻蚀部分，说明其技术难度和重要性。 现在需要将这些信息结构化，分成历史背景、核心原理、制造流程、技术优势、挑战与解决方案、前沿发展等部分。同时注意引用对应的网页编号，比如在提到铜替代铝的原因时引用网页2和网页5，在双大马士革工艺时引用网页1、5、7、9等。 需要特别注意不同网页中的重复和互补信息，比如网页2和5都提到铜的低电阻率和电迁移抗性，网页7和9都讨论双大马士革的步骤。需要整合这些内容，避免重复，同时确保覆盖所有关键点，如阻挡层的作用、CMP的重要性、Low-k材料的使用等。 还要注意术语的一致性，比如双大马士革和Dual Damascene是同一概念。同时，在工艺流程部分需要详细描述步骤，包括介质层刻蚀、阻挡层和种子层沉积、铜电镀、CMP，以及单双大马士革的区别。 在技术挑战部分，要包括电迁移、通孔电阻、高深宽比刻蚀、介质层缺陷等问题，以及相应的解决方案，如复合金属通孔、工艺参数优化、一体化刻蚀方法等。 最后，前沿发展部分可以提到1.5nm节点的半大马士革工艺、混合键合技术、空气间隙和高深宽比金属线，这些来自网页6、9、10的信息，展示大马士革工艺的未来方向。 确保每个部分都有相应的引用，比如在历史背景中引用网页1、5、7，在制造流程中引用多个网页的具体步骤，挑战部分引用网页6、8、9、10，前沿部分引用网页6、9、10等。 需要检查是否有遗漏的重要信息，例如网页4提到的抗氧化性和热稳定性，网页9的Low-k材料要求，这些在优势部分需要强调。同时，网页8提到的CMP处理聚合物介质层的专利，说明工艺中的具体挑战和解决方案。 现在将这些信息组织成一个结构清晰、内容详尽的回答，确保每个部分都有足够的细节和引用支持，并且语言流畅，符合用户要求的专业性和深度。 DeepSeek回答： 芯片制造中的大马士革工艺详解 大马士革工艺（Damascene Process）是半导体制造中用于金属互连的关键技术，尤其在铜互连技术中占据核心地位。其名称源于古代大马士革城镶嵌金属的工艺，通过“先刻蚀后填充”的方式实现高精度金属线路的制备。以下从多个维度详细解析这一工艺： 一、历史背景与技术演进 起源与替代铝制程 传统铝互连在0.18微米以下制程中暴露出电阻率高、电迁移易失效等问题。1997年IBM首次提出大马士革工艺，以铜替代铝，利用铜的低电阻率（1.68 μΩ·cm vs 铝的2.82 μΩ·cm）和更强的电迁移抗性，显著提升了芯片性能479。 关键突破：铜难以通过传统干法刻蚀（生成固态副产物），大马士革工艺通过刻蚀介质层并填充铜，避免了直接刻蚀金属的难题79。 技术发展 从单大马士革（仅刻蚀沟槽或通孔）到双大马士革（同时刻蚀沟槽和通孔），工艺复杂度降低约20%，成本更优。双大马士革成为主流，尤其在28纳米及以下节点中，一体化刻蚀技术（如中微公司的动态极板间距调节设备）进一步提升了精度和效率2912。 二、核心工艺原理与流程 基本步骤 介质层刻蚀：在Low-k介电材料（如多孔SiO₂、FSG）上刻蚀出通孔（垂直连接）和沟槽（水平布线）11。 阻挡层与种子层沉积：通过物理气相沉积（PVD）生成Ta/TaN等阻挡层（防止铜扩散）和铜种子层（促进电镀）1011。 铜电镀与填充：电镀铜填充凹槽，确保无空隙（高深宽比下需优化电镀参数）79。 化学机械平坦化（CMP）：去除多余铜和阻挡层，形成平整表面1011。 双大马士革的两种路径 先通孔后沟槽：适用于65纳米及以上节点，通孔尺寸更小，需高精度光刻胶9。 先沟槽后通孔：45纳米以下节点采用金属硬掩模一体化刻蚀（AIO），减少介质损伤并优化关键尺寸控制911。 三、技术优势 性能提升 低电阻与高频特性：铜的低电阻率减少信号延迟，提升芯片速度，尤其适用于5G、AI等高带宽场景46。 高可靠性与抗电迁移：铜的抗电迁移能力比铝高10倍以上，延长芯片寿命411。 工艺兼容性 高互连密度：支持亚微米线宽（4纳米以下），推动3D封装（如混合键合技术）发展11。 简化流程：无需复杂金属刻蚀，直接填充铜降低缺陷率79。 四、关键技术挑战与解决方案 通孔电阻与材料创新 复合金属通孔：IMEC提出钨-铜复合结构，在10纳米通孔中电阻降低50%，同时提升热稳定性11。 阻挡层优化：采用超薄TaN/Ta阻挡层减少电阻并增强附着力11。 电迁移失效 逆流迁移控制：通过优化沟槽/通孔深径比（如W1=HD/D1, W2=HT/D2）和种子层沉积方向，减少空洞形成11。 高深宽比刻蚀与填充 深宽比>40:1的挑战：在3D NAND等存储器件中，需精准控制等离子体刻蚀参数（如射频能量、气体流量）以避免侧壁缺陷12。 空气间隙技术：通过选择性刻蚀在紧密间距中形成空气层，降低寄生电容811。 Low-k材料缺陷 多孔介质处理：采用低介电常数材料（如SiOCH）时，需避免刻蚀过程中的侧壁弯曲和阶梯缺陷，优化光刻条件11。 五、前沿发展与未来趋势 1.5纳米节点创新 半大马士革工艺：结合自对准图形化与间隙填充技术，支持14-22纳米金属间距，提升后段集成密度8。 混合高度金属线：定制不同高度的金属线优化电阻电容性能，适用于电源线与信号线分离设计8。 封装领域扩展 混合键合（Hybrid Bonding）：利用大马士革铜线路的平整表面实现芯片直接键合，推动2.5D/3D封装发展11。 TSV转接板应用：通过铜电镀填充硅通孔，提升封装互连密度10。 国产替代进展 设备与材料突破：中微公司开发的一体化刻蚀设备已用于28纳米以下逻辑器件，国产CMP技术（如华进半导体专利）在聚合物介质层处理中取得进展21012。 六、总结 大马士革工艺是芯片制造中铜互连的核心技术，其通过介质刻蚀与铜填充的结合，解决了微缩化制程中的电阻、可靠性和集成密度难题。随着先进节点向1.5纳米迈进，工艺创新（如半大马士革、混合键合）和设备国产化将成为突破关键。未来，该技术不仅推动逻辑和存储芯片的性能提升，还将加速先进封装与异构集成的发展2811。
张霞 刘宏波 顾文 周细应 于治水 （上海工程技术大学 材料工程学院） 摘要： 文章以光刻原理为引子，介绍光刻设备的系统结构，解读光刻机行业的发展概况，重点介绍光刻机装备国产化的发展之路，最后，文章提出中国半导体装备业国产化的顶层设计框架。 光刻机，被誉为人类20世纪的发明奇迹之一，是集成电路产业皇冠上的明珠，研发的技术门槛和资金门槛非常高。 光刻机是一种夸张类型的单反相机，将该层次光掩膜版上的事实图形缩小几百万倍，并实际制造出来。最核心的是镜头，这个不是一般的镜头，可以达到高2 m、直径1 m，甚至更大。光刻机是集成电路制造中最庞大、最精密复杂、难度最大、价格最昂贵的设备。光刻机就是将光掩膜版上的设计好的集成电路图形（宏观）通过光线的曝光印制到硅衬底的光感材料（微观）上，实现图形转移。 这一系列的光刻工艺过程在芯片生产过程中需要重复25次左右。整个流程决定了半导体线路纳米级的加工精度，对于功率以及光源的要求也十分复杂，对光刻机的技术要求十分苛刻，对误差和稳定性的要求极高，相关部件需要集成材料、光学、机电等领域最尖端的技术。因而光刻机的分辨率、精度也成为其性能的评价指数，直接影响到芯片的工艺精度以及芯片功耗、性能水平[1]。 1 光刻原理 光刻（lithography）设备是一种投影曝光系统，由紫外光源、光学镜片、对准系统等部件组装而成。在半导体制作过程中，光刻设备会投射光束，穿过印着图案的光掩膜版及光学镜片，将线路图曝光在带有光感涂层的硅晶圆上，如图1所示。通过蚀刻曝光或未受曝光的部份来形成沟槽，然后再进行沉积、蚀刻、掺杂，架构出不同材质的线路[2]。此工艺过程被一再重复，将数十亿计的MOSFET或其他晶体管建构在硅晶圆上，形成一般所称的集成电路。 半导体制程越先进，光刻设备便需要越精密复杂，包括高频率的激光光源、光掩模的对位精度、设备稳定度等，集合了许多领域的最尖端技术。图2是一张ASML的双工作台Twinscan光刻机介绍，各模块的作用如图2所示。 激光器（Laser）：也就是光源的发源地，光刻机核心设备之一。 束流输送（Beam Delivery）：设置光束为圆型、环型等不同形状，不同的光。 束状态有不同的光学特性。矫正光束入射方向，让激光束尽量平行。 物镜（Projection Lens）：物镜用来补偿光学误差，并将线路图等比例缩小。 操作控制单元（Operate Control Unit）：操作控制设备的运行控制电脑面板。 光源（Illuminator）：是光刻的利刃。光源的要求：有适当的波长（波长越短，曝光的特征尺寸就越小），同时有足够的能量，并且均匀地分布在曝光区。紫外光源的高压弧光灯（高压汞灯）的g线（436 nm）或i线（365 nm）；准分子激光（Excimer laser）光源，比如KrF（248 nm）、ArF（193 nm）和 F2（157 nm）。 硅片传输系统（Wafer Transport System，WTS）：用硅晶制成的圆片。硅片有多种尺寸，圆片尺寸越大，产率越高。曝光的特征尺寸越小，产率越高。 扫描刻线阶段（Scanning Reticle Stage）：整个扫描曝光过程中由于硅片台存在急剧的加速阶段及减速阶段，且加速度和减速度a大小一般会达到1~4 g（g代表重力加速度），因此会对步进扫描光刻机造成扰动。由于硅片台和掩模台的运动精度、同步精度等要求，必须对步进扫描光刻机受到的扰动进行有效抑制和补偿，以提高硅片上形成图形的精度。 扫描硅片阶段（Scanning Wafer Stage，SWS）：硅片是圆的，需要在硅片上剪一个缺口来确认硅片的坐标系，根据缺口的形状不同分为两种，分别叫flat，notch。 隔震器（Airmounts）：将工作台与外部环境隔离，保持水平，减少外界振动干扰，并维持稳定的温度、压力。 2 全球光刻机发展概况 目前业界有5家公司，分别是荷兰的ASM L、日本的Nikon、日本的canon、美国的ultratech以及我国的SMEE。 阿斯 麦（Ad v a n c e d S e m i c o n d u c t o r M a t e r i a l s Lithography，ASML）1971年脱胎于飞利浦光刻设备研发小组，1973年成功推出新型光刻设备。早期的发展惨溃，几乎陷入破产境界。一是因为技术落后，飞利浦公司先前研发的技术在漫长的等待中已经过时，远不能满足客户要求；二是市场已经饱和，竞争非常激烈，强手如林，日本的Nikon，Canon，Hitachi，美国的GCA，SVG，Ultratch，ASET，Perkin-Elmer，Eaton，民主德国的Zeiss等相继推出了自己的光刻机产品；三是资金严重匮乏。 但是ASML杀出重围，并成长为光刻机领域的绝对龙头，全球市占率达到近70%，垄断高端EUV（深紫外）光刻机市场。观其成长之路，可谓一段产业传奇。1995年上市，充裕的资金让公司发展提速；2000年推出Twinscan双工件台光刻机（见图2），一举奠定霸主地位；进入EUV时代，得到大客户支持，更是一骑绝尘。可以说ASML的龙头之路既与产业大环境密切相关，也是其自身重视研发，对研究创新始终采取开放态度的必然结果。 随着芯片尺寸不断缩小，EUV设备未形成行业刚需，目前全球一线的逻辑晶圆与存储晶圆厂商，均采购ASML的Twinscan机型，其中英特尔、三星、台积电三大巨头，纷纷入股ASML，以谋求其高端光刻设备共同开发与优先采购权。 ASML的研究团队与供应商及全球顶尖的科研机构、大学建立广泛的合作，采用开放式创新模式，大家在利己最擅长的尖端技术领域进行创新，分享专利成果和研发风险，合作伙伴也可以将这些技术用于其他领域。并且鼓励供应商在制造过程中提出改进意见，具有极高的效率和灵活性。 3 光刻机装备国产化的发展之路 我国光刻机设备的研制起步也不晚。从20世纪70年代开始就先后有清华大学精密仪器系、中科学院光电技术研究所、中电科45所投入研制。 2002年国家在上海组建上海微电子装备有限公司承担“十五”光刻机攻关项目时，中电科45所将从事分步投影光刻机研发任务的团队整体迁至上海参与其中。目前，我国从事集成电路前道制造用光刻机的生产厂商只有上海微电子装备（集团）股份有限公司（SMEE）和中国电科（CETC）旗下的电科装备。 上海微电子装备（集团）股份有限公司（SMEE）是国内技术最领先的光刻机研制生产单位，目前已量产的光刻机有3款（见表1），其中性能最好的是90 nm光刻机。2016年国内首台前道i线扫描光刻机交付用户。2017年4月公司承担的国家02重大科技专项任务“浸没光刻机关键技术预研项目”通过了国家正式验收；2017年10月公司承担的02重大科技专项“90 nm光刻机样机研制”任务通过了02专项实施管理办公室组织的专家组现场测试。 CE T C 的装 备光 刻 机 是 依 托 原 来 中电 科 45所的技术，45所从“六五”开始 一直 从事光 刻 机的研 制 开发 工作，先 后完 成 我 国“六 五”“八 五”“九 五”期 间的1.5μm，0.8 μm，0.5 μm光刻机的研制任务。2002年分步投影光刻机研发团队迁至上海后，目前公司主要研制生产用于100/150 mm中小规模集成电路、二极管、三极管、电力电子器件、MEMS和其他半导体器件制造工艺的单/双面接触接近式光刻机产品（见表2）。 4 结语 SMEE的光刻机、电科装备的化学机械抛光（Chemical Mechanical Polishing，CMP）设备、北方华创的刻蚀机和CVD、盛美的清洗设备、中微的刻蚀机等都是非常有竞争力的，很多产品已经走出国门，或者与国外装备同步验证[3]。客观地讲，这些都是最近几年中国半导体装备产业的亮点。当然这些成绩也只是国产装备的初步发展，要真正做到国产高端装备全面进入市场还有很长的路要走。 第一，装备与工艺的结合问题，一直是制约国产装备进入大生产线的主要瓶颈之一。国际半导体装备厂商，特别是关键的、与工艺密切相关的前道设备厂商在工艺研发上投入巨大，一般都建有相应的工艺研发生产线。而目前国内半导体装备厂商还没有建立自己的工艺研发生产线。工艺固化到装备中，我们还有不小的距离。 第二，坚持自主研发，从零部件入手，掌控核心技术。国家重大专项对半导体设备与工艺的重视，对国产装备业来说是莫大的发展机会。我国不仅要支持关键装备的研发生产，也要支持相关重要零部件厂商。 第三，协同创新，成果共享。目前半导体装备越来越复杂，一家公司独自承担所有零部件的开发确实不易。我们应该利用整个国家、甚至于全球的资源来共同完成。发展装备业，要采取产业链、创新链、金融链有效协同的新模式，专项与重点区域产业发展规划协同布局，主动引导地方和社会的产业投资跟进支持，有效推动专项成果产业化，扶植企业做大做强，形成产业规模，提高整体产业实力。 希望有更多的社会资本能投入中国半导体装备业中，半导体装备的国产化远比芯片国产化有意义。
从用于 MEMS 的大型 TSV 到用于背面电力输送的纳米 TSV，这些互连的经济高效的工艺流程对于使 2.5D 和 3D 封装更加可行至关重要。 硅通孔 (TSV) 可缩短互连长度，从而降低芯片功耗和延迟，以更快地将信号从一个设备传输到另一个设备或在一个设备内传输。先进的封装技术可在更薄、更小的模块中实现所有这些功能，适用于移动、AR/VR、生物医学和可穿戴设备市场。 TSV 最广为人知的用途或许是在高带宽内存中，与 DDR5 内存相比，DRAM 芯片堆叠越来越高，能够以更小的体积和更低的功耗更快地传输数据。TSV 最初用于 CMOS 图像传感器，但它们也支持与微机电系统 (MEMS)、RF 系统和新兴的逻辑器件背面电源方法的逻辑集成，该方法通过薄硅基板将电源连接到正面 CMOS 晶体管。TSV 的尺寸因应用而异，CMOS 图像传感器的 TSV 尺寸为几十到几百微米，硅中介层为几十微米，背面电源传输的 TSV 尺寸为 5nm 以下。 图 1：TSV 的尺寸范围从 µm 到 nm 直径，深度范围也很广。来源：imec 尽管 TSV 的制造已有数十年历史，但这些工艺流程的高成本限制了 TSV 在现有应用之外的广泛普及。随着通孔变得越来越窄、越来越深，制造成本也随之增加，因为更深的沟槽需要更长的时间来蚀刻，连续衬垫和阻挡金属更难沉积，而且必须更精确地控制镀铜以确保可靠的连接。因此，设备和材料供应商非常注重为各种应用生产一致、可靠的 TSV，同时降低成本。 一个关键的工艺考虑因素是 TSV 对周围区域施加的机械应力和热应力。通孔的纵横比（特征深度与直径之比）越大，制造工艺对周围硅片产生的拉伸应力就越大，这会影响载流子迁移率，进而影响晶体管的开关速度。这就是工程师们谈论所谓的“禁入区”的原因，禁入区是周围必须没有任何有源电路的区域。不幸的是，随着 I/O 数量的增加和 TSV 之间的间距越来越小，所需的禁入区不断缩小。在某种程度上，芯片布局正在从系统级优化 TSV 布局（系统级协同优化），以便更有效地利用宝贵的硅片空间。工程师们也在探索 TSV 邻近效应的原因，这有助于最大限度地缩小这个缓冲区的大小。 Ansys产品营销总监 Marc Swinnen 表示：“中介层由硅制成，而 TSV 则用铜填充，因此 TSV 和中介层之间存在不同的膨胀。这意味着 TSV 的分布将决定物体的弯曲程度。理想情况下，您希望将这些 TSV 分布在一个完美的网格中，以便应力均匀地分散到各处，但 TSV 的放置方式并非如此。它们的放置是为了实现连接，这意味着您拥有 TSV 集群，然后是一些空隙。因此，TSV 分布将导致各处应力不对称。” 为了测试紧密排列的 TSV 是否会产生影响长期可靠性的应力，索尼的 Masaki Haneda 及其同事最近测量了三晶圆堆叠中的 TSV 邻近效应，这些堆叠中的 TSV 间距为 6µm，铜-铜混合键合连接为 1µm。研究人员表示：“特别是要以更密集和更精细的间距布局 TSV，了解 TSV 邻近效应对于最大限度地减少器件放置的禁入区非常重要。”他们将硅阱电阻放置在靠近第二晶圆上的 TSV 处，因为电阻对硅 TSV 邻近效应很敏感。在这种情况下，在测试了 TSV 中氧化物的应力诱导空洞和时间相关电介质击穿 (TDDB) 后，确保了高可靠性。 TSV 对可靠性问题的敏感性很大程度上归因于工艺问题。与体积小得多的 BEOL 铜互连类似物一样，TSV 制造所涉及的所有步骤都依赖于之前工艺的良好结果。“填充不良的 TSV，例如填充不足或填充有空隙的通孔，会导致产量损失，” Lam Research先进封装技术总监 CheePing Lee 表示。“填充不良是一个具有挑战性的问题，可以归因于多种因素，例如传入晶圆质量差（电镀前种子覆盖不连续），或电镀设备或化学问题。” TSV 的制作方法 电镀只是 TSV 工艺中的一个步骤。制造 TSV 总共需要五个工艺步骤。首先，通过光刻图案化定义沟槽特征，然后进行反应离子蚀刻 (RIE) 步骤，在硅基板上创建各向异性（大多为单向）沟槽。接下来，沿侧壁沉积一层薄 SiO2衬垫，防止硅受到铜污染。然后，使用 PVD、长距离 PVD 或可能的原子层沉积 (ALD) 沿通孔侧面和底部共形沉积 TaN 或 TiN 等阻挡金属。然后，使用电化学沉积 (ECD)（也称为电镀）将铜完全填充间隙。最后，使用化学机械平坦化 (CMP) 将顶部的铜覆盖层抛光掉。 值得注意的是，根据具体应用，TSV 中可以使用除铜以外的其他导体。多晶硅填充通常用于 MEMS，而钨填充可用于标准单元的背面电力传输连接。 硅的反应离子蚀刻 (RIE) 遵循 Bosch 方法，其中蚀刻（使用 SF 6气体）在多个重复循环中快速切换到钝化（C4F8）。蚀刻和沉积之间的这种切换会沿沟槽产生扇贝状轮廓。必须完全优化 RIE 工艺以创建光滑的通孔，从而实现所需的金属台阶覆盖率和低总电阻。沉积和蚀刻之间的更快切换可以加快该过程。 衬垫氧化物通常使用等离子增强 CVD 沉积。此外，整个 TSV 构建过程中都使用湿式清洁步骤，以确保在下一个工艺步骤之前清除所有工艺残留物和颗粒。 重要的是，TSV 流程可以在制造任何有源器件之前插入，这称为先通孔处理。中间通孔涉及在前端器件存在之后（线路前端）但在形成接触和金属互连（线路后端）之前进行 TSV 处理。第三种可能性是后通孔，发生在部分或全部后端互连到位之后。 CMOS 图像传感器是首批使用 TSV 的应用之一，它们采用后通孔方法。使用晶圆对晶圆混合键合将各个晶圆连接在一起后，TSV 流程在晶圆背面进行。先通孔 TSV 用于硅中介层，而中通孔或后通孔方法正在为新兴的 3D-IC 市场开发。 在任何 TSV 工艺步骤中都可能形成多种类型的缺陷，这些步骤包括光刻、深反应离子蚀刻 (DRIE)、氧化物衬垫沉积、阻挡金属沉积、铜种子、铜电化学沉积（电镀）和 CMP。电镀后，铜中的任何空隙都可能导致电阻升高、机械强度下降，甚至设备故障。需要注意的其他突出缺陷包括图案错位、沉积不均匀和填充不完整，这些缺陷可能会降低性能或成为长期可靠性风险。 随着 TSV 尺寸越来越小，薄阻挡层金属仍需要提供保形沉积，尽管批量生产中的低产量迄今为止使工艺流程中保留了更成熟的沉积工具，但 ALD 仍被视为一种替代方案。“原子层沉积是一种众所周知的技术，但挑战在于将 ALD 引入大批量环境，”Lam Research 客户支持业务集团和全球运营执行副总裁 Patrick Lord 在最近的一次演讲中表示。“随着尺寸不断缩小，接触点数量和接触电阻不断增加。ALD 工艺的改进使我们能够最大限度地增加导电材料的面积，以最大限度地降低电阻。挑战在于如何高效地完成这项工作。” 但并非每种应用都会将 TSV 工艺推向极限。以采用 TSV 的 8 层、12 层和 16 层 DRAM 堆栈为例，这些堆栈使用薄硅片两侧的微凸块进行连接。“对于 HBM，TSV 变得更小，但也更浅。纵横比保持在 10:1 左右，”Lee 说。“目前，重点是提高 TSV 形成设备的生产率，因为 TSV 制造成本高昂——例如，蚀刻速度更快，同时保持整个晶圆的通孔深度和轮廓均匀。” 电镀平台供应商寻求快速填充晶圆上的 TSV 沟槽，并实现晶圆与晶圆之间的一致性。此工艺优化需要工具制造商和材料供应商密切合作，开发在电镀槽中精确管理的专用 TSV 电镀化学品。电镀化学品包括可提高附着力并促进较小沟槽填充的整平剂。 TSV 流程的目标是持续创建低应力、无空隙的 TSV。TSV 技术可实现芯片间的高密度垂直互连，从而显著减小终端设备的三维尺寸。与长引线键合相比，较短的互连长度还可降低设备的功耗、提高数据传播速度并提高系统的可靠性。这就是 TSV 技术对 3D 技术的成功至关重要的原因。 TSV 流程还需要与后续焊料凸块、微凸块或混合键合互连紧密集成。机械和电气因素都会发挥作用。微凸块的关键参数包括 TSV/凸块/PCB 接口处的出色电阻率、一致的凸块高度（共面性）、无部分或完全损坏的凸块、凸块之间无短路等。 从整个系统的角度来看，行业需要时间才能从高端应用（例如与高带宽内存集成的 HPC 上的 SRAM）转向集成具有不同功能的多种设备（例如光子集成电路、逻辑和内存、射频和毫米波、电容器等）。封装级系统建模已经在进行中，这有助于构建有价值的原型，以帮助理解各种 3D 集成问题以及它们如何影响系统性能和可靠性。 Amkor公司负责芯片和倒装芯片 BGA 封装开发和集成的副总裁 Mike Kelly 表示：“封装组装中的虚拟制造使公司能够在创建物理原型之前评估设计变更对制造工艺的影响。这不仅加快了产品开发周期，而且还最大限度地降低了代价高昂的错误风险。” nSV 背面供电的出现是三大代工厂为 2nm 节点器件开发的一种新方法。通过在先进逻辑芯片中使用大约 15 层铜互连将电源与信号线隔离，背面配电可通过降低电压下降和 RC 延迟将功率损耗降低高达 30%。 背面供电至少有三种方法，每种方法的工艺复杂程度都在不断提高，但都具有更好的扩展性和性能优势。最激进的形式是在制造器件之前在鳍片之间创建纳米硅通孔（先通过）。最不激进的形式是将电源线向上铺设到已制造的器件上方（通过中间）。 “第一种方法是从正面到背面的 TSV 或接触。 因此，你可以想出不同的方法，但不可避免的是，你需要有 3D 空间来制作那个接触孔，”imec 高级研究员、研发副总裁兼 3D 系统集成项目总监 Eric Beyne 解释道。“它位于标准单元的 Vdd 和 Vss 边界处。这就是所谓的背面 TSV 的用武之地。” 这种金属触点可以从晶圆的正面创建，然后抛光硅片以露出触点。或者，该过程可以从晶圆的背面进行，并在正面进行抛光。“或者你可以采取中间步骤，就像我们展示的将纳米硅通孔置于埋入式电源轨上一样，”Beyne 说。 图 2：正面供电网络（左）至背面供电网络（中）至带有 nTSV 的 BSPDN。 来源：imec Imec 最近提出了不同的集成方案，Beyne 及其同事展示了 nTSV 先行和 nTSV 后行流程。这些工艺包括将硅片背面研磨至 5µm 厚度（最终为数百纳米）、晶圆间键合和光刻校正，以解决制造和键合热工艺造成的变形。最终的 nTSV 尺寸在 1µm 以下，深度为 5µm。 另一个问题是细间距金属层的电阻增加，这会增加 BEOL 中布线资源的使用，以低阻抗传输电力。这对 EDA 工具的布局布线效率造成了额外的限制。 结论 小芯片概念的出现和 3D 集成应用的不断增长引起了人们对硅通孔技术的极大关注。TSV 在硅中介层和三维 (3D) 异构集成方案中起着至关重要的作用。随着互连集成密度的不断提高，具有小临界尺寸 (CD) 和高纵横比 (AR) 的 TSV 的金属填充变得越来越具有挑战性和成本。因此，越来越多的趋势是研究高质量和低成本的方法来创建和填充更小、更深的 TSV，同时确保与其他芯片的出色连接，无论它们是连接到凸块、微凸块还是混合键合。 工具制造商和材料供应商将继续开发用于互连 3D 封装并最终用于 3D-IC 的下一代 TSV 解决方案。
施加在栅极上的电压由氧化物和半导体分担 氧化物分担的电压与半导体中的总电荷有关， 阈值电压指施加在栅极上使半导体进入强反型时对应的电压 将方程式带去得 简化得 由上式可得，阈值电压与氧化物的厚度成正...
人工智能对高性能、可持续计算和网络硅片的需求无疑增加了研发投入，加快了半导体技术的创新步伐。随着摩尔定律在芯片层面的放缓，人们希望在 ASIC 封装内封装尽可能多的芯片，并在封装层面获得摩尔定律的好处。 承载多个芯片的 ASIC 封装通常由有机基板组成。有机基板由树脂（主要是玻璃增强环氧层压板）或塑料制成。根据封装技术，芯片要么直接安装在基板上，要么在它们之间有另一层硅中介层，以实现芯片之间的高速连接。有时在基板内嵌入互连桥而不是中介层来提供这种高速连接。 有机基板的问题在于它们容易出现翘曲问题，尤其是在芯片密度较高的较大封装尺寸中。这限制了封装内可封装的芯片数量。这时，玻璃基板可能会成为改变游戏规则的利器！ 目前，国内从事先进封装的玻璃基板工厂大多还未进入量产阶段，多数仍处于研发阶段。他们正在解决玻璃与金属层的结合力问题、填孔问题，以及未来更高层数的可靠性问题。预计到2025年底或2026年，这些工厂才能达到量产水平。在此之前，大部分工作仍将集中在研发上。 四大关键技术挑战 玻璃基板技术虽然具有巨大的潜力和优势，但要实现其在先进封装领域的广泛应用，仍需克服众多技术挑战。 高精度通孔 玻璃通孔成孔技术是制约TGV发展的主要困难之一。 TGV 通孔的制备需要满足高速、高精度、窄节距、侧壁光滑、垂直度好以及低成本等一系列要求，如何制备出高深宽比、窄节距、高垂直度、高侧壁粗糙度、低成本的玻璃微孔一直是多年来各种研究工作的重心。目前主流的玻璃通孔加工成型方法有喷砂法、聚焦放电法、等离子刻蚀法、激光烧蚀法、电化学放电法、光敏玻璃法、激光诱导刻蚀法等。综合比较各种玻璃通孔制造技术，激光诱导刻蚀法具有低成本优势，有大规模应用前景。 然而，尽管单个或少量孔的制作可能较为简单，但当数量增加到数十万个时，难度会以几何级数增长。这也是许多TGV未能达到预期效果的原因之一。此外，如何测试每个通孔的良率或尺寸精度，也是我们需要考虑的问题。目前来看，除了玻璃基板的先进板厂在研发之外，进程比较快的是那些原本从事光电或玻璃相关工艺的工厂。 高质量金属填充 TGV 孔径较大，且多为通孔，电镀时间长、成本高；另一方面，与硅材料不同，由于玻璃表面平滑，与常用金属（如 Cu）的黏附性较差，容易造成玻璃衬底与金属层之间的分层现象，导致金属层卷曲甚至脱落等现象。 目前，金属填孔TGV主要有两种工艺：一是铜浆塞孔工艺，二是电镀工艺。这两种工艺在应用场景、材料成本和性能上存在差异。选择何种工艺取决于孔径、深宽比以及对电阻率和电导率的要求。值得一提的是，铜浆塞孔技术相较于电镀工艺具有独特优势，但可能在电导率方面存在较大劣势。 高密度布线 另一个制约玻璃基板技术应用的关键因素是高密度布线。尽管有不少公司能够较好地完成玻璃基板的填孔或TGV工艺，但真正挑战在于完成玻璃通孔的制备后，如何通过布线来实现电气连接，将其制成一个完整的玻璃基板或玻璃基interposer，并且在有实际应用场景时实现高密度布线。 传统的工艺方法可能包括半加成法，以及将现有的有机基板电路制作模式应用到玻璃基板上，即将有机的BT层转化为玻璃级别的层以提供支撑。其他部分则采用完整的有机基板电镀层制作方法，最后通过进一步的压合或其他工艺进行整合，这可能是板厂常用的一些手段。 但由于半加成工艺法在线宽小于5μm的时候会面临许多挑战，如在窄间距内刻蚀种子层容易对铜走线造成损伤且窄间距里的种子层残留易造成漏电。针对表面高密度布线也有不同工艺路线的探索。 至于先前提到的专注于玻璃机的LED场景的公司，它们可能会在玻璃机的TGV和填孔工序完成后，应用晶圆中道工艺，包括RDL工艺和CTT工艺来进行制作。海外还有一种新的技术，即多层RDL直接栅板转移技术。尽管这一技术目前尚未得到广泛应用，但也是未来的一个技术方向之一。 此外纳米压印，尤其是在晶圆制造方面，佳能已取得了一定的应用成果。未来，业界期望能够在玻璃基板电路的制作上找到更多应用场景。 键合技术 玻璃基板关键技术之四为键合技术，目前Chiplet的D2W及Flip Chip键合工艺主要分为三大类。 Reflow回流焊键合工艺： 回流焊炉可以批量焊接产品，并且随着技术水平的提升，bump pitch>80μm已不再是难题。但是缺点也很明显，热应力导致的翘曲极大，回流焊过程中高温和低温的波动可能会导致产品发生较大变形。尤其是当芯片面积接近基本面积时，整个焊盘也会变得极大。这也是为什么在做更大密度的先进封装芯片集成时，必须使用更大尺寸的封装，因为有机基板的翘曲极限无法满足PCB板的间隔要求。因此需要用玻璃基板来代替有机基板。 TCB热压焊键合工艺： 以100°C/s的升温速率和-50℃℃/s的降温速率对焊点进行快速焊接，bump pitch>10μm。 LAB激光辅助键合工艺： 产生尖锐且均匀的激光束，能够以极高的升温速度选择性地加热目标区域，通常焊接时间在1s内。bump pitch>40μm。
光刻对准标记的简单介绍 微纳加工时为保证器件功能正常，属于单一结构的不同光刻步骤的图案必须相互对齐。在光刻技术中，光刻辅助对准标记（以下简称对准标记）是用于实现光刻层之间对准和对位的关键元素，它们是位于光刻掩膜和基片（或芯片）上的特殊图案，通常为一组小而精确的几何形状。对于多层光刻工艺，每一层的对准标记都会被设计师精心布置和制造。科学的、布局合理的对准标记在器件的制备过程中扮演着重要的角色。 在光刻处理晶圆的时候，晶圆上通常包括一组对准标记，这些标记具有高精度特征，以便后续曝光以这组标记作为参考（如图1所示）。对准标记通常也被包含在后续图层中，因为随着工艺流程的进行，原始对准标记可能会被抹去。要给晶圆上的每个对准标记加上标签/标号，以便我们更好的识别它，并且每个图案都应该指定好它对应的标记（及其位置）。这样操作人员可以通过观察这些对准标记，很容易在短时间内找到正确的特征，从而快速准确地确认掩膜版和晶圆的相对位置。 图1：使用对准标记来对齐后续图层 根据所用光刻设备的不同，掩膜版上用于对准的标记图形可能会转移到晶圆上（如图 2 所示）。 图2:在光刻过程中将掩膜对准标记转移到晶圆上 （接触式光刻） 在这种情况下，必须设计对准标记的位置，使其不会影响后续的晶圆加工或设备性能。例如，图3所示的对准标记在晶圆DRIE蚀刻后将不复存在。掩膜对准特征的图案转移到晶圆上还可能会抹去晶圆上的对准特征。在这种情况下，对准标记的设计应尽量减少这种影响，或者在晶圆上复制多个对准标记，这样就会留下对准标记，供其他掩膜套准。 图3:晶圆蚀刻的对准标记设计考虑不周 （十字标记被刻蚀并丢失） 对准标记在晶圆上也不可以随意放置，因为用于执行对准的设备可能行程有限，因此只能对准晶圆上特定区域内的特征（如图4所示）。区域位置的几何形状和大小也可能随对准类型的不同而变化，因此在确定对准标记的位置之前，应考虑所用的光刻设备和对准类型。通常使用两个对准标记来对准掩膜和晶圆，一个对准标记足以在x和y方向上对准掩膜和晶圆，但需要两个标记（最好间隔较远）来校正旋转中的微小偏移。 图1：使用对准标记来对齐后续图层 对准标记在光刻技术中发挥着至关重要的作用，它们提供了对准、补偿和反馈的参考点，确保多层光刻工艺的精确性和可靠性。通过对准标记的使用，可以实现高精度的图案转移，满足当今微电子和集成电路制造中对高分辨率和尺寸精确度的要求。 下面是给大家的 一些设计掩膜版时的小建议 01 为了避免光刻过程出现错误，要求光刻版上须有唯一的标识（通常包含光刻版的名称、制版日期和版本号、层号)，在光刻版上的右下角（注：铬面朝上）清楚地标注，这将有利于操作人员的辨认。另外最好将这个标识登记在光刻工艺的流程单上。 02 对准标记的作用在于迅速地定位并且完成精确的套准，也就是要兼具粗对准和精对准的双重功能。 03 对准标记的布局要遵循唯一性和冗余性。在同一单元，不要出现两套一样的对准标记，否则容易引起图形错位对准。同时，对准标记要备份一到两组以防对准标记遭到破坏。备份的对准标记与主标记要采用不同的精对准标记。 04 选取合理的套刻关系，应尽量避免单一方向的逐次套准，减少套刻累积误差。对准标记的损坏和再生，在深腐蚀中，凸角的对准标记图形会受到破坏，这时要根据实际情况考虑对准标记的再生或者保护。 主要参考文章： https://sites.engineering.ucsb.edu/~sumita/courses/Courses/ME141B/Alignment.pdf 微电子行业光刻辅助对准标记规范(草稿)
上海微软裁员的消息在网络上引起了广泛讨论。据报道，此次裁员的赔偿方案异常优厚，达到了N+8的高标准，甚至有传言称某些员工可以获得高达20个月工资的赔偿金。某公司员工分享：上周跟几个老同学聚会，聊起了最近上海微软的裁员。有个同学的发小正好在那边工作了12年，这次也在裁员名单里。说实话，刚听到要被裁，他心里也挺难受的。毕竟在一个公司待了12年，感情不是一般的深。可是后来算了算补偿待遇，他反而释然了。按照N+8的赔偿标准，他能拿到整整20个月的工资。除此之外，每个月还能领3000块的失业补助。他跟我们说："这么一算，好像也是种幸福啊。"本次裁员12年老员工或可获赔77.2w元！据了解，上海微软员工的月工资在15k-50k之间，其中82%的岗位可以拿到20K-50k。我们假设这位干了12年的员工工资为3.5万元一个月，那么20个月的补偿金就是70万元。除了补偿金外，他每月还可以领3000元的失业金。失业金总计：3000*24=72000。合计一共可拿77.2W所以，该员工感慨称：失业也是一种幸福。这句话，真的刷新了大家对失业的认知。此外有消息称，微软计划在2025年1月裁员10000至15000人，这一消息引起了社会各界的广泛关注。裁员通常与公司业务重组、成本削减或战略转型有关，微软此举可能预示着其在某些业务领域的重大调整。同时，微软在人工智能领域的巨额投资尚未获得预期回报，这可能是其需要再次进行大规模裁员的原因之一。微软的裁员也并非个案，而是整个行业的缩影。从阿里、腾讯到谷歌、Meta，科技行业的裁员潮一波接一波。背后的原因是显而易见的：经济环境不佳，企业为了生存只能减轻负担；AI技术大爆发，一些岗位开始被取代；行业发展放缓，泡沫破裂成了常态。上海微软的裁员事件，它背后反映的是整个科技行业的发展趋势和未来挑战。面对裁员，有人感到崩溃，有人感叹，但更多的人需要在逆境中寻找希望。保持冷静，调整心态是关键。N+8的赔偿金为被裁员工提供了一个缓冲期，这段时间可以用来提升自己，增强重新就业的底气。
12月26日消息，荷兰光刻机巨头ASML CEO克里斯托弗表示，尽管华为、中芯国际在半导体领域取得的进步相当可观，但两家公司相比Intel、台积电、三星等行业巨头落后10-15年。在ASML看来，在无法获得先进EUV光刻机的情况下，即便采用一流的DUV设备，依然无法和台积电等厂商的工艺技术相媲美。作为参考，ASML及其合作伙伴从基础工作到完成商用机器再到构建EUV生态系统，花了20多年的时间。据悉，美国方面在向ASML施压，要求其停止在中国维护和维修DUV设备。然而，荷兰方面迄今尚未同意这一要求。目前，中国公司是ASML的主要客户之一。ASML2024年Q3财报显示，该公司第三季度实现净销售额75亿欧元，净利润达21亿欧元，但第三季度订单额仅为26亿欧元，不到上一季度近56亿欧元的一半。公司披露财报提到，中国仍然是阿斯麦的最大市场，占今年第三季度销售额的47%，达27.9亿欧元。在今年7月公布的第二季度财报中，阿斯麦方面表示，其49%的销售额来自中国。事实上，从2023年第三季度荷兰出口政策收紧以来，中国已连续五个季度成为阿斯麦最大的市场，占比都在40%以上。来自中国的需求可能在未来一段时间内放缓，美国在芯片半导体领域持续对华无理打压，也仍将是阿斯麦股价长期面临的压力。
摘要 随着新一代信息装备内部SiP集成密度不断提升，传统的平面混合集成技术已接近极限，芯片三维 集成技术必将成为未来SiP内部集成的主流形态，激光隐形切割技术是芯片三维集成技术的关键技术之一。介绍 了激光隐形切割技术在芯片三维集成中的用途。通过传统分片技术与隐形切割技术的比较，阐述了各种晶圆分片 工艺的技术特点，对隐形切割的基本原理、改质层的形成机理、切割方法、激光器参数选择做了详细分析。重点 介绍了隐形切割技术在GaAs芯片三维集成分片工艺中的典型应用，对有关问题给出了解决方案。 新一代信息装备向着“一体化、网络化、微型 化、智能化”方向发展，其核心就是基于一体化综 合阵列来开展研究与攻关，而极致轻薄的阵列形态 就需要微系统三维异构集成技术的支持。传统平面 混合集成技术已无法满足需求，亟需采用芯片三维 集成 (3D IC)技术将SiP集成密度提升1~2个数量级。芯片三维集成技术是微系统三维异构集成的核心内 容之一，该技术有两大内涵：一是将传统的“芯 片金丝互连”转变为“无引线倒装互连”(如图1所 示)，以解决高密度集成瓶颈问题；二是将装配方式 由“先切后装”转变为“先装后切”(如图2所示)， 将散件来料装配转变为整晶圆装配，大幅提升集成精度、一致性、生产效率。对此，有两个工艺技术 尤为重要，首先需要采用高精度倒装焊接工艺实现 芯片无引线互连，以提升产品通道的幅相一致性、 减小损耗，并减少引线弧高和焊盘所占用的集成空 间。其次需要采用激光隐形切割工艺实现芯片三维 集成后的晶圆分片，通过该工艺能力形成无粉尘、 切割道小、完全干法的晶圆分片能力，实现针对植 球或芯片堆叠后的晶圆的高品质切割，以满足“先 装后切”的批量制造转变。 1 芯片三维集成技术 单芯片降低特征尺寸实现功能密度的提升越来 越难，并且现有基于引线互连的平面混合集成技术 的集成能力已逼近极限，芯片三维集成提升集成度 已成为业界共识。通过无引线的互连方式，实现芯 片与芯片的直接三维堆叠，即芯片三维集成技术， 提升功能密度、实现宽带数据交互、降低收发延 时，是微系统高密度集成的必然选择。 芯片三维集成通过微凸点实现芯片之间的面对 面直接互连，减少了基板的成本和装配环节，提升 了单元集成密度，其典型应用如图3所示。T/R组件 中幅相控制器件是重要功能器件，芯片面积大，宽 带芯片尺寸一般大于4 mm×4 mm，且必须配套互补 金属氧化物半导体（CMOS）的波控芯片使用（芯 片尺寸2 mm×2 mm），单层电路平铺方式无法满足 要求，采用3D IC的方式可以实现该幅相多功能芯片 与波控芯片的三维堆叠，保障功能性和可靠性的同 时，提升集成密度。 芯片三维集成的典型工艺流程如图4所示，可以 看出有两个关键工序都要采用晶圆分片，分别于植 球后的晶圆切割和芯片三维堆叠后的晶圆切割。 2 晶圆分片工艺分析 晶圆分片是芯片三维集成关键步骤之一。为了 满足产能、良率和可靠性目标，晶圆分片过程要求 更可靠和高效。随着一代又一代的技术更迭，芯片 封装尺寸减小，数字IC采用了更为复杂的Low-k 层 间介电层（Inter-Layer Dielectric，ILD）材料，微波 集成电路采用了化合物半导体（GaAs、SiC等）材 料，对于晶圆分片工艺的要求变得越来越苛刻，传 统的砂轮切割已不再适应，发展出了激光切割和等 离子切割技术。 2.1 砂轮切割 砂轮切割是半导体行业最成熟的晶圆分片工 艺，但由于砂轮刀片是一种机械分片过程，过程中 会产生机械振动和应力，可能产生崩边、裂纹、沾 污、介电层起层等现象（如图5所示），切割过程还 需要研磨液冲刷降温和清洗粉尘。 2.2 激光全切 如图6所示，当切割速度要求比较高或晶圆厚度 减小时，砂轮分片的工艺良率会降低。然而，在先 进封装中，半导体晶圆会越来越薄，当晶圆厚度小 于150 μm时候，推荐采用激光切割工艺。相较于传 统的金刚石砂轮切割工艺，激光切割通过高速运行 的脉冲激光器对材料进行非接触式加工，激光全切 主要针对切割道中含Low-K层或金属层的晶圆，因 Low-K层材质既硬又脆，机械强度低，若使用普通 的刀片进行切割加工，会发生Low-k层或金属层起 层和外观不良。因此必须先用激光开槽设备去除切 割道表面的Low-K层再用砂轮切割，或直接用全自 动激光设备进行全切。激光全切相比砂轮切割，有 效减少了碎屑和崩边。但整个加工过程是利用激光的高能量将材料从表面到底部全部烧蚀去除，为避 免烧蚀过程对芯片产生不良影响，仍然需要涂保护 胶并清洗，必要时清洗液还需要进行危化处理（如 GaAs晶圆切割后排废液）。 2.3 激光隐形切割 激 光 切 割 工 艺 又 分 为 激 光 完 全 切 割 （ F u l l Cutting，简称全切）和激光隐形切割（Stealth Dicing，简称隐切）两种方式。激光隐形切割技术主 要是将脉冲激光透过晶圆表面在材料内部聚焦，在 材料内部形成改质层，再借由扩膜或裂片等方法将 晶圆分割成单颗晶粒。切割材料的表面基本没有碎 屑产生；同时隐形切割采用干法工艺减少了生产过 程中的清洗工序，同时解决了传统切割技术在芯片 分割过程中带来的机械及热损伤问题，可以明显减 少解理过程中产生的崩边和斜边等缺陷，提升产品 良率。得益于激光隐形切割的原理，隐形切割的切 割道宽度比砂轮切割和激光全切的切割道窄，有助 于减小切割道宽度和增加晶圆上的晶粒数，提高单 位面积晶圆上芯片的产出率。 2.4 等离子切割 晶圆厚度小于50 μm时兼顾切割效率可以采用 等离子切割工艺。等离子切割工艺基本原理是使用 反应气体进行干法刻蚀，类似于硅通孔技术（TSV） 的深孔刻蚀工艺。该工艺最大的特点是能够在整个 晶圆表面同时进行高精度加工，效率非常高，很适 合于超薄的微小芯片的分片，加工过程芯片损伤 低，并可以进行异形加工。 综上所述，砂轮切割、激光全切、激光隐形切 割、等离子切割四种晶圆分片工艺各有不同的特点和应用场景（见表1）。对于射频芯片三维集成中 常用到GaAs芯片、3D IC和微机电系统（MEMS）等 无法清洗的微结构，激光隐形切割技术无粉尘、完 全干法工艺的优势非常明显。过去该技术长期被国 外垄断，目前国内一些半导体装备制造企业已获得突破。 3 激光隐形切割技术 隐形切割的原理（如图7所示），激光在聚 焦透镜等光学机构的作用下，超短脉冲激光束在焦 点附近的空间上高度聚焦压缩，焦点区域的晶圆材 料吸收激光的高峰值功率，发生多光子吸收效应， 将电子从材料中激发，形成自由电子，随后由于库 伦斥力直接破坏材料结合的分子键或原子键，材料 单晶结构收缩，晶状改变产生了微爆点，连续等间 隔裂痕，形成向晶片正排列的爆点在材料内部引起 一定深度的改质层。改质层上下两侧的单晶结构因 非线性吸收应力而产生从两个表面向外延伸的“龟 裂”，这种龟裂现象是促使晶片分割的重要因素。通常将上述的改质层及其周边材料的龟裂区称之为 SD（Stealth Dicing）层（如图8所示）。 由此可见，激光隐形切割是一个完全干法、 无尘的工艺，对于无法清洗的微结构（如3D IC、 MEMS）和对微粒敏感的光学器件都有明显应用优 势。对于植球后的晶圆或芯片三维堆叠后的晶圆一 般都不便于湿法清洗，尤其针对有空气桥的晶圆产 品，冲洗会将空气桥冲塌。同时对于微波集成电路 常用的GaAs材料而言，由于As为危化品，砂轮切割 或激光直切，都会产生有毒的粉尘与废水，处理困难。而采用激光隐形切割，加工效率高，切割效果 好，几乎没有芯片损坏的风险，并可实现GaAs表面 几乎无粉尘污染，材料低损耗，进一步有效避免粉 尘与废水的产生，是一个环保的低成本方案。 4 GaAs晶圆激光隐形切割方法 以GaAs晶圆隐形切割为例，分片全流程步骤 为：贴膜→隐切→裂片→扩膜，系统工作原理如图9 所示。 4.1 贴膜 贴膜主要用于圆片分片前的晶圆保护，防止薄 片分片时芯片移位或颗粒物飞溅。晶圆贴膜按照工 作方式可分为滚压式和真空式。滚压式贴膜在工作 过程中由滚筒与圆片轻微接触以排出圆片与膜之间 的空气，因此圆片会承受一定的压力，详见图10所 示。真空式贴膜则是通过抽真空的方式将圆片与膜 之间的空气抽排干净，实现晶圆与膜的紧密贴合，整 个过程中圆片仅承受很小的压力，详见图11所示。 4.2 隐形切割 如图12所示，激光隐形切割过程是通过透镜将 均匀发出的激光束聚焦到材料的内部，晶圆在高精 度平台的匀速运动带动下，在材料内部形成等间距 的微爆点，从而实现将材料隐形切割的目的。当激 光束聚焦在GaAs材料内部时，多光子吸收的能量不 会大量转化为热能，只会在材料内部引起一定深度 的改质层，形成改质层后，通过裂片机和扩膜机分 离芯片。此工序激光器的参数选择是关键。 4.3 裂片 GaAs材料的解理性不如Si材料，隐形切割不能直接扩膜，如图13所示，需要一台裂片设备通过裂片 刀纵向施压，辅助晶圆解理开。需要通过选择裂片 机合适的速度和功率，调节裂片刀的压力，压力大 小与产品的厚度有关，也与隐形切割的SD层厚度有 关，其中SD层占晶圆厚度的百分比是裂片最关键的影响因素。 4.4 扩膜 晶圆的扩膜分离原理如图14（a）所示，当扩膜 机的圆柱台从底部向上推动扩晶环，扩晶环与贴片环 （铁环）之间的距离拉大，UV膜会受拉伸后产生一 个径向的张力向四周扩展。如图14（b）所示,工艺过 程中为确保质量，要用一个尺寸合适的扩晶环（尼龙环）让受力更均匀。 5 GaAs隐形切割的激光器关键参数分析 激光器参数的理论分析对工艺需求方案和技术要 求的提出至关重要，隐形切割应根据晶圆材料特性选 择合适的激光波长，使激光能够透射过晶圆表层，在 晶圆内部形成焦点（即所谓的半透明波长）。首要条 件是激光光子能量小于GaAs材料的吸收带隙，在光学上呈透明特性。只有当光子不被或少量被材料吸收 时，光学上才会呈现透明特性。光子吸收作用可以引起电子在不同的状态之间的跃迁，使电子从低能级跃 迁至高能级。半导体对光能量吸收的强弱，通常用吸 收系数描述。假设光照强度为I(x)，单位距离的吸收 系数为α（单位为cm-1），在dx内吸收能量为： dI(x)=-α·I(x)dx （1） 则半导体的内部光强可表示为：I(x)=I(0)·e -α·x) （2） 其中，吸收系数是光能量的函数，吸收系数对 光能量（波长、波数或频率）的依赖关系称为吸收 光谱。图15所示为常见半导体材料（如Si、Ge、GaAs等）的吸收光谱，波长在0.87 μm附近GaAs吸收 系数发生剧烈变化是由于GaAs的载流子吸收光子能 量，使其从低能级跃迁至高能级产生的。对此，波 长短于0.87 μm激光束不能穿过GaAs晶圆，波长大于 0.87 μm可以穿过GaAs。这个波长就是GaAs材料的长 波限λ0。 长波限λ0所对应的光波波长决定了能够引起半 导体本征吸收最低限度的光子能量，对应于频率方 面存在一个频率界限v 0，当频率低于v 0（或者波长长 于λ0）时，不可能产生本征吸收，吸收系数迅速下 降，这个波长λ0（或者频率界限v 0）称为半导体的本征吸收限。 可以发生本征吸收的光波波长小于等于禁带宽度，即： hν=Eg=hc/λ0 （3） 式中：Eg是半导体材料的禁带宽度；h是普朗克 常数；c是光速。代入可得： λ0=1.24/Eg （4） 计算可得Si的长波限λ0≈1.1 μm，GaAs的长波限λ0≈0.867 μm。对于芯片三维集成采用的GaAs晶 圆来讲，尽管晶片厚度、杂质成分及其含量等因素对 光谱吸收率有影响，GaAs材料主要吸收波长0.87 μm 以内包括近紫外波长的光，而对近红外的波长较长的 光通过率较好。因此，隐形切割GaAs材料晶圆时，通 常选择波长为1 064 nm的红外激光（激光全切一般选 用紫外激光）；隐形切割Si材料晶圆时，通常选择波 长为1342 nm的红外激光，以便激光透过晶圆表面， 在聚焦透镜等光学机构的作用下，在晶圆上下表面之 间的中间层可选择的聚焦。同时，尽可能地减少入射 表面和激光焦点之间的材料层对激光的吸收作用。 GaAs隐形切割选用重复频率很高的超短脉冲红 外激光束，激光功率大于5 W，脉冲宽度时间小于 100 ns，将激光吸收能量压缩到阈值水平，以获得较 理想的改质层效果并控制热影响区域。实际上吸收系 数随着温度的升高呈指数级增加。因此，脉冲宽度参 数也非常关键，不能太小要确保有足够能量在聚焦区 域被吸收形成改质层，又不能太大让改质层周围区 域温度过高。图16（a）是隐形切割后的GaAs晶圆样 品，图16（b）是用显微镜观察隐形切割后的GaAs 晶圆样品的切割断面，可以看到，沿100 μm厚样品 的厚度方向，在晶圆中间层形成的一个几微米宽、 30 μm左右厚的改质层。从图16（b）可以观察到一 条垂直的龟裂纹，从SD层的顶端和底端向芯片的前 后表面延伸。芯片分离效果如何很大程度上取决于 这条垂直裂纹向芯片的前后表面扩展的程度。 6 结束语 激光隐形切割技术是芯片三维集成工艺体系的关键环节，是微系统三维异构集成的基础。本研究基于半导体的激光吸收理论，通过公式分析得出了隐形 切割激光器的关键参数选择，并完成了样件的实际 试制。激光隐形切割方法分片质量好，划切效率高， 几乎无粉尘、切割道小、完全干法免清洗，可以实现 植球后或晶圆多层堆叠后的切割。这些优势使激光隐 形切割成为晶圆三维集成后分片的主流技术，更成为 GaAs微波芯片分片更加安全环保的技术解决方案。随 着三维异构集成产品的进一步微型化、多层化和材料的多样化，对多层三维结构的分片提出了更高要求， 随着激光技术和控制技术的发展，激光隐形切割会质量更好，成本更低，应用范围更广。
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