三维集成电子封装中TGV技术及其器件应用进展

摘要: 在三维(3D)集成电路中,层间电路封装及其互联互通主要依赖于垂直通孔结构,这是其突破传统二维集成电路布局的核心与关键。近年来,玻璃通孔(TGV)技术由于具备低成本、高性能、易于加工和应用前景广阔等优点,日益引起了科研人员和电子厂商们的关注与重视。首先综述了TGV技术的性能优势、工艺特点、制备方法及关键技术。在此基础上,总结了TGV技术在三维集成无源器件(IPD)、集成天线封装、微机电系统(MEMS)封装以及多芯片模块封装等多个三维集成电子封装领域中的应用进展。基于此,进一步展望了TGV技术在未来三维集成电子封装中的发展方向与应用前景。 摩尔定律认为芯片的集成度约每隔18个月翻一倍,其性能也会随之提升一倍[1-3]。然而,当半导体制程技术逐渐逼近硅工艺尺寸极限时,摩尔定律发展陷入瓶颈,经济效益急剧降低,行业由此正式进入了“后摩尔时代”[4-6]。在后摩尔时代,制程采用更为先进的三维封装集成技术,利用垂直通孔结构将多个芯片进行纵向堆叠(图1),使芯片集成度成倍提高、电气互联距离和封装尺寸大幅度缩减,同时集成电路的功能多样化也得到提升[7-8]。 在三维集成电路中,垂直通孔结构是实现芯片或器件之间电气垂直互联的关键通道。目前硅通孔(ThroughSiliconVia,TSV)和玻璃通孔(ThroughGlassVia,TGV)是常用的两种通孔互联方式。TSV结构如图2(a)所示,它使芯片在三维方向上获得了最大的堆叠密度、最短的电气互联距离、最小的外形尺寸,能够显著提高芯片运行速度,降低功耗[9-11]。然而,TSV的制造过程涉及复杂的硅刻蚀技术,并需额外沉积绝缘层,导致其成本居高不下。此外,由于硅本身是半导体材料,电信号在传输过程中会与硅衬底产生较强的电磁耦合效应,将会影响信号完整度(插损、串扰等)。 TGV技术堪称TSV技术最具前景的替代方案。该技术通过在玻璃晶圆上加工出精密的微米级通孔或盲孔,随后在这些孔洞中填充导电材料,从而建立起芯片间或晶圆间的垂直电气连接,如图2(b)[12-13]。TGV的优势主要体现在:(1)玻璃材料作为绝缘体,其相对介电常数大约为3.8,远低于硅材料的11.7。此外,玻璃的损耗因子(0.0002@100MHz和0.00006@3GHz)显著低于硅材料(0.005@1GHz和0.015@10GHz),两者相差2到3个数量级。因此,玻璃基板的衬底损耗和寄生效应极小,有助于保持信号传输的完整性和可靠性。(2)玻璃材料能够以大尺寸(超过2m×2m)和极薄厚度(小于50μm)的形式获取,并且由于玻璃的绝缘性良好,省去了在衬底表面及通孔内壁沉积绝缘层的步骤,不仅减少了TGV制作工艺的复杂性,还大幅降低了制作成本。(3)TGV技术的应用范围非常广泛,它在射频芯片、高端微电子机械系统(MEMS)传感器、高密度系统集成等领域均显示出独特的优势。特别是对于下一代5G、6G等高频通信技术的芯片3D封装,TGV技术已成为首选方案之一[14-16]。 TGV技术凭借其独特优势,近年来已吸引了包括英特尔、三星、英伟达、苹果和台积电等芯片大厂的广泛关注。从英特尔率先推出的玻璃封装,到目前各大厂商纷纷布局的TGV技术,采用玻璃基板替代传统的有机基板已成为行业内的共识。然而,尽管TGV技术展现出巨大的市场潜力和技术前景,但其在三维封装领域仍属于新兴技术,整体商业化进程尚处在初级阶段,市场渗透率较低[17-19]。此外,TGV技术在工艺制程方面也面临着多重挑战。其中,最为严峻的挑战在于TGV的成孔和填孔工艺。在玻璃上打孔并填充导电材料是一个复杂且精细的过程,需要精确的激光打孔和化学蚀刻。同时,确保玻璃孔的均匀性和精确性对于保障信号传输的质量和可靠性至关重要[20-21]。 为了揭示TGV技术的工艺特性、所面临的挑战、应用潜力及发展前景,本文不仅系统梳理了TGV技术的工艺特点、制备方法及关键技术,还深入分析了该技术的当前发展状态和未来可能的发展趋势,旨在为电子封装领域的产业发展提供重要的决策参考。同时,本文还对TGV技术在不同应用领域的发展前景进行了展望,以期为电子封装领域的从业者和研发人员提供新的方向、思路和灵感,共同推动新一代电子封装产业与技术的快速创新和蓬勃发展。 1TGV工艺及通孔方法 TGV成孔技术是通孔互联技术中的关键环节,需要满足高精度、低成本、快速无损、且高成孔质量(通孔尺寸小、通孔间间距窄、侧壁光滑、垂直度好)等要求。目前,TGV成孔方法主要有以下几种:喷砂法[22-23]、激光烧蚀法[24-26]、聚焦放电法[27]、电化学放电法[28-30]、等离子体刻蚀法[31-32]、光敏玻璃法[33-35]和激光诱导刻蚀法[36-41]。各方面优缺点如表1所示。其中,喷砂法和电化学放电法的通孔孔径和孔间距较大;激光烧蚀法和聚焦放电法制备的通孔存在锥度且批量成孔效率低;光敏玻璃法适用范围有限,工艺复杂且成本高;等离子体刻蚀同样工艺复杂且刻蚀效率较低。 激光诱导刻蚀法是一种基于激光技术和化学刻蚀发展起来的新型玻璃通孔技术。该方法制备TGV通孔分为两步(如图3所示):一是激光改性,即先使用激光在玻璃中形成改性区域;二是蚀刻通孔,即采用化学腐蚀剂如氢氟酸对改性区域进行选择性刻蚀,从而形成玻璃通孔。该方法既克服了激光烧蚀刻蚀速度慢、存在裂纹的缺点,也解决了化学刻蚀方法难以定性刻蚀的问题。该方法具有玻璃通孔质量高(高深宽比、高密度、均匀一致且无裂纹)、玻璃通孔形貌可调(通过调节激光参数来控制TGV的垂直度和形貌)、成孔速率快(可达到290TGV/s)等优点,目前已经成为制备玻璃通孔的主流方法。 在激光诱导刻蚀法制备TGV方面,江西沃格光电股份有限公司具有显著优势[36-37],目前制备的TGV最小孔径可至10μm,深宽比可达10∶1,并且孔壁光滑规整。此外,成都迈科科技有限公司也采用激光诱导刻蚀法制备TGV,制备出的玻璃通孔具有孔径小(≤50μm的圆孔)、通孔密度高(2500个/cm2)、锥度小、通孔内壁光滑且成孔效率高等特点[38]。 TGV孔填充技术是TGV垂直互联的核心环节,通过在孔径中填充高质量金属材料实现上下表面的电信号传输。然而,由于玻璃表面平滑,与常用的填充金属材料(如铜)的黏附性较差,容易导致金属与玻璃衬底之间产生分层甚至脱落等问题。为了增强填充金属材料与玻璃基底间的结合力,通常采用两步法进行通孔的金属化填充:首先,在玻璃通孔内进行种子层沉积,种子层可以起到提供导电性、增加填充效率和改善结合力的作用,为后续的TGV填充过程做准备;然后,采用电镀的方法对经过金属化处理后的通孔进行增厚,来实现金属材料的充分填充,从而与玻璃基底牢固结合。 种子层的沉积可以通过物理气相沉积(PhysicalVaporDeposition,PVD)[42-43]、化学气相沉积(ChemicalVaporDeposition,CVD)[44]、原子层沉积(AtomicLayerDeposition,ALD)[45]或化学镀[46-48]等方法来实现,各方法的优缺点如表2所示。其中,CVD方法设备成熟,制备的薄膜均匀性好,台阶覆盖好。ALD方法同样存在薄膜厚度可控、台阶覆盖良好的优点。但这两种方法也存在明显缺点:如CVD方法一般工艺温度较高;ALD方法技术相对不成熟;且CVD和ALD方法均不适合进行大规模生产。相比之下,PVD和化学镀的方法设备成熟、操作简单,更适合大面积规模化生产,因此被广泛用于TGV金属化填充过程中的种子层沉积。 电镀过程中,电流和化学助剂等参数会产生影响,可能导致通孔内部出现填充不完整的现象,甚至出现金属呈V形、通孔中心大部分未被填充的情况。研究表明,利用脉冲电镀代替直流电镀,可以显著提高电镀填充的速率,并减少填充缺陷(如孔洞或缝隙)的产生[49]。另外,采用超声波搅拌辅助的通孔电镀工艺也被用于解决金属填充过程中通孔内存在孔隙或填充不满的问题[50]。同样,以双阳极取代单阳极板的通孔电镀工艺也可解决金属填充过程中通孔填充不满的问题[42]。此外,采用适宜的电镀铜溶液及电镀方法,可以使铜在通孔内部中间部位预先相连填满,再向两面孔口逐渐同步填充,最终形成高效密封导通的铜材料,实现通孔无孔隙的金属化制作[51]。 2三维电子封装中TGV技术的器件应用进展 TGV基板因具有优异的电学特性、化学稳定性和机械稳定性等优势,在多个电子封装领域得到了广泛的关注。下面主要从TGV及相关技术在三维集成无源器件(IntegratedPassiveDevice,IPD)、集成天线封装、微机电系统(Micro-Electro-MechanicalSystem,MEMS)封装以及多芯片模块封装等领域的应用方面进行概述。 2.1三维集成无源器件 TGV技术可以用于制造三维集成无源器件的封装载板。通过使用TGV技术,可以实现芯片之间的互联和互通,提高芯片的集成度和性能。同时,TGV技术还可以实现芯片之间的最小间距和最小线宽,满足无源器件对高密度集成和精细制造的需求。2010年,乔治亚理工的Sridharan等率先采用TGV互联技术制备了具有高Q值的三维螺旋电感,应用在IPD中完成滤波器的封装制作,并表现出优异的电学性能:5GHz滤波器的插入损耗小于1dB,回波损耗优于20dB[52]。日月光集团(ASEgroup)的研究人员也将TGV广泛用于三维集成无源器件。2016年,Hsieh等采用TGV玻璃制备了高性能IPD电感器,制备流程如图4(a)所示。该三维TGV电感器在900MHz时的Q值为60,在2.4GHz时的Q值为75,大大优于二维螺旋电感器,有助于提高射频有限元在无线通信系统中的性能[53];2017年,Chen等基于TGV技术在玻璃基板上实现了面板级(408mm×512mm的长方形玻璃)的IPD制作工艺。如图4(b)所示,该工艺可将面板翘曲控制在1mm以内,且未出现明显的结构剥离/分层现象,显著降低了IPD的制作成本[54]。厦门云天半导体也成功将TGV技术应用于IPD领域:2023年,宗蕾等发明了一种集成射频前端模组的封装结构及封装方法。其中,封装方法同时集成了TGV玻璃和硅片的优势,即采用含TGV通孔的玻璃和硅片晶圆键合后形成承载晶圆。这种方法不仅可以有效减少晶圆级封装过程中的翘曲问题,提高封装良率,还可以通过硅片增强整体模块的散热性能。另外,通过多层重布线工艺,即钝化层和金属线路层多层叠加的方式,实现了多颗芯片的信号互联并可高度集成薄膜IPD器件,可用于替代射频前端模块板级封装中所使用的基板[55]。 2.2集成天线 玻璃转接板集成定向TGV天线通过在3D堆叠芯片之间实现高效的芯片内/芯片间无线通信,减少了引线键合导致的时间延迟,在三维系统级封装(SiP)下可实现低功耗、低时延的高速无线通信。2018年,美国佛罗里达大学的Hwangbo等在玻璃基板上通过成孔、溅射镀膜和光刻等工艺,设计了一种紧凑、高效的盘式单极TGV集成天线,并将其用于三维系统级封装,实现了低延时的毫米波无线信号在芯片到芯片(C2C)间的高速传输。如图5(a)所示,其特点是在玻璃基板表面的单极顶端设计圆盘形金属板进行阻抗匹配,增大天线的电流和辐射电阻,使天线辐射出更大的功率。另外,圆盘形金属板所构成的盘式单极天线减小了单极子天线在垂直方向的高度,从而可以匹配很薄的TGV玻璃,同时保持主单极子天线的全向辐射以及良好的天线增益与衬底损耗。模拟结果表明:天线在62GHz时的辐射效率达到94%,峰值增益为3.2dBi[56]。2019年,韩国首尔中央大学的Naqvi等采用新型硅填充玻璃通孔(ThroughGlassSiliconVia,TGSV)技术在玻璃基板上设计了一种具有端射辐射的V波段平面微机械螺旋天线,如图5(b)。为了达到沿螺旋轴的最大辐射,螺旋设置为3.25转。玻璃基板的背面是U形金属接地层,有助于增加在端射方向的增益。在金属接地层中间引入凹槽以实现V波段的宽带阻抗匹配。上下螺旋臂之间依靠TGSV实现电气互联。TGSVs的直径与螺旋臂的宽度一致。玻璃通孔侧壁溅射生长钨,并将硅柱包覆在内。模拟和测量结果表明:平面微机械螺旋天线的阻抗带宽为50.3~65GHz(<-10dB);天线在58GHz频段的峰值增益为6.3dBi,辐射效率为63%[57]。 2.3微机电系统封装 TGV技术在MEMS封装中也有广泛的应用。2012年,中国科学院微电子研究所的Sun等开发了一种低成本的TGV制备方法,并将其应用于射频微机电系统。首先,采用CO2激光和绿色皮秒激光对玻璃进行打孔,孔径约为100μm。然后,将聚合物(光刻胶、SU8、环氧树脂)填充TGV通孔,再将50μm的钨针插入孔中。最后,将样品加热并放入真空罐中,等待聚合物固化。在此结构中,射频输入、射频输出和偏置线均通过钨孔,可以缩短射频互联的长度,提高响应速度[58]。2013年,韩国檀国大学的Lee等采用电镀的方法实现了TGV的完全填充,并成功将其用于晶圆级射频MEMS封装(图6)。封装后的射频MEMS结构呈现出优异的电学性能:在40GHz频段内具有稳定可靠的射频性能;在20GHz时,表现出低的插入损耗(0.197dB)和高的返回损耗(20.032dB)[59]。 2022年,北京智能芯片微电子技术有限公司的Fu等提出了一种采用TGV工艺制造高性能MEMS加速计的方法,既能降低制造成本,又能保证器件的低噪声特性。其中,TGV工艺依靠激光钻孔,孔内金属填充基于铸造模具和CMP,封装则采用三层阳极键合工艺。此外,在制备MEMS器件时,还首次引入了铸造模具工艺。在结构设计方面,塞子采用分布式梳状电极进行过载位移抑制,封装方法释放的气体具有良好的机械阻尼特性。所制备的加速度计抗过载能力达10000g,噪声密度小于0.001(°)/Hz12,并且具有超高的倾斜测量性能[60]。 2.4多芯片模块封装 TGV技术在多芯片模块封装中也有广泛应用。2018年,日本富士通公司的Iwai等基于TGV技术开发了一种多层玻璃板堆叠工艺,它使用导电膏作为通孔填充材料,通过叠层和热压合实现多层玻璃基板的堆叠。回流测试结果表明:玻璃基板的翘曲率明显低于有机基板。该工艺利用多层玻璃基板热膨胀系数与硅相近的特性,解决了2.5D封装技术中存在的硅与有机基板热膨胀系数不匹配问题[61]。2019年,Iwai等基于多层玻璃基板堆叠工艺,完成了高密度布线,实现了多芯片模块的封装,如图7所示。其玻璃尺寸约为100mm×100mm,孔径为20μm,线/间距为5μm/5μm。通过微凸块(间距40μm)在玻璃基板上成功安装并连接了9个21mm×21mm的芯片。在30℃至250℃的温度范围内,翘曲非常轻微:9个芯片的最大翘曲量仅为23μm。因此,与传统的硅中介层技术相比,基于TGV技术的玻璃基板堆叠技术在计算性能改进方面具有显著优势[62]。 3结论与展望 TGV技术在三维集成电路中具有高性能、低成本、多兼容等显著优势。这些优势使得TGV技术在三维集成无源器件、射频天线、高端MEMS传感器、高密度系统集成等领域具有广阔应用前景。在TGV制程方面,激光诱导刻蚀技术和电镀填孔技术是当前TGV成孔和孔填充中较为成熟的工艺,但仍需要在加工精度、加工效率和加工成本方面进一步优化和改进,以应对日益复杂的电子器件和系统的需求。 基于TGV技术的三维集成电子封装未来发展方向可以从以下方面进行考虑。 低成本智能化工艺:随着TGV技术的不断发展,未来会出现更多的制造工艺优化,以提高生产效率和降低成本。例如,通过改进设备和通孔工艺,提高TGV通孔的均一性、垂直性和深宽比;同时通过改进金属镀膜工艺,在通孔中实现高质量的金属填充,降低孔隙率和信号损耗。另外,玻璃通孔技术正在走向智能化、精细化。智能化的封装工艺将更注重对于封装材料、工艺参数和制程管理的精确把控,以提高封装的良品率和可靠性。此外,通过自动化操作和AI技术的引入,可以实现更高效的生产流程,降低生产成本,提高产品的市场竞争力。 多维度一体化集成:随着5G、6G等通信技术的发展,未来TGV三维电子封装会更加注重系统集成。TGV技术可以同时在横向和纵向上实现多种芯片的高密度集成,从而在一个封装体内实现多种功能、多个系统之间的相互联接和协同工作,例如同时实现集成电源管理、数字信号处理、射频信号传输等多种功能。这样的一体化集成不仅可以提高封装的集成度从而提升整个系统的性能、效率、可靠性和安全性,同时也可以简化设计和制造流程,降低整个系统的复杂性和成本。 绿色环保制程:随着社会环保意识的不断提高,环保已经成为了各行业的重要发展方向。玻璃通孔三维互联技术的环保性得益于其使用的绿色环保材料和低能耗的制程。未来TGV三维集成电子封装也会更加注重绿色环保,即采用更加环保的材料和制造工艺,以降低对环境的影响。例如,采用全干法制程进行玻璃通孔及金属化填充,避免玻璃通孔过程中的液体蚀刻工艺和金属化过程中的电镀工艺,减少对废液的处理和对环境的污染。未来,封装厂商也将更加注重生产过程的绿色化,减少对环境的污染,为社会创造更加绿色的发展环境。

三维集成电子封装中TGV技术及其器件应用进展

摘要: 在三维(3D)集成电路中,层间电路封装及其互联互通主要依赖于垂直通孔结构,这是其突破传统二维集成电路布局的核心与关键。近年来,玻璃通孔(TGV)技术由于具备低成本、高性能、易于加工和应用前景广阔等优点,日益引起了科研人员和电子厂商们的关注与重视。首先综述了TGV技术的性能优势、工艺特点、制备方法及关键技术。在此基础上,总结了TGV技术在三维集成无源器件(IPD)、集成天线封装、微机电系统(MEMS)封装以及多芯片模块封装等多个三维集成电子封装领域中的应用进展。基于此,进一步展望了TGV技术在未来三维集成电子封装中的发展方向与应用前景。 摩尔定律认为芯片的集成度约每隔18个月翻一倍,其性能也会随之提升一倍[1-3]。然而,当半导体制程技术逐渐逼近硅工艺尺寸极限时,摩尔定律发展陷入瓶颈,经济效益急剧降低,行业由此正式进入了“后摩尔时代”[4-6]。在后摩尔时代,制程采用更为先进的三维封装集成技术,利用垂直通孔结构将多个芯片进行纵向堆叠(图1),使芯片集成度成倍提高、电气互联距离和封装尺寸大幅度缩减,同时集成电路的功能多样化也得到提升[7-8]。 在三维集成电路中,垂直通孔结构是实现芯片或器件之间电气垂直互联的关键通道。目前硅通孔(ThroughSiliconVia,TSV)和玻璃通孔(ThroughGlassVia,TGV)是常用的两种通孔互联方式。TSV结构如图2(a)所示,它使芯片在三维方向上获得了最大的堆叠密度、最短的电气互联距离、最小的外形尺寸,能够显著提高芯片运行速度,降低功耗[9-11]。然而,TSV的制造过程涉及复杂的硅刻蚀技术,并需额外沉积绝缘层,导致其成本居高不下。此外,由于硅本身是半导体材料,电信号在传输过程中会与硅衬底产生较强的电磁耦合效应,将会影响信号完整度(插损、串扰等)。 TGV技术堪称TSV技术最具前景的替代方案。该技术通过在玻璃晶圆上加工出精密的微米级通孔或盲孔,随后在这些孔洞中填充导电材料,从而建立起芯片间或晶圆间的垂直电气连接,如图2(b)[12-13]。TGV的优势主要体现在:(1)玻璃材料作为绝缘体,其相对介电常数大约为3.8,远低于硅材料的11.7。此外,玻璃的损耗因子(0.0002@100MHz和0.00006@3GHz)显著低于硅材料(0.005@1GHz和0.015@10GHz),两者相差2到3个数量级。因此,玻璃基板的衬底损耗和寄生效应极小,有助于保持信号传输的完整性和可靠性。(2)玻璃材料能够以大尺寸(超过2m×2m)和极薄厚度(小于50μm)的形式获取,并且由于玻璃的绝缘性良好,省去了在衬底表面及通孔内壁沉积绝缘层的步骤,不仅减少了TGV制作工艺的复杂性,还大幅降低了制作成本。(3)TGV技术的应用范围非常广泛,它在射频芯片、高端微电子机械系统(MEMS)传感器、高密度系统集成等领域均显示出独特的优势。特别是对于下一代5G、6G等高频通信技术的芯片3D封装,TGV技术已成为首选方案之一[14-16]。 TGV技术凭借其独特优势,近年来已吸引了包括英特尔、三星、英伟达、苹果和台积电等芯片大厂的广泛关注。从英特尔率先推出的玻璃封装,到目前各大厂商纷纷布局的TGV技术,采用玻璃基板替代传统的有机基板已成为行业内的共识。然而,尽管TGV技术展现出巨大的市场潜力和技术前景,但其在三维封装领域仍属于新兴技术,整体商业化进程尚处在初级阶段,市场渗透率较低[17-19]。此外,TGV技术在工艺制程方面也面临着多重挑战。其中,最为严峻的挑战在于TGV的成孔和填孔工艺。在玻璃上打孔并填充导电材料是一个复杂且精细的过程,需要精确的激光打孔和化学蚀刻。同时,确保玻璃孔的均匀性和精确性对于保障信号传输的质量和可靠性至关重要[20-21]。 为了揭示TGV技术的工艺特性、所面临的挑战、应用潜力及发展前景,本文不仅系统梳理了TGV技术的工艺特点、制备方法及关键技术,还深入分析了该技术的当前发展状态和未来可能的发展趋势,旨在为电子封装领域的产业发展提供重要的决策参考。同时,本文还对TGV技术在不同应用领域的发展前景进行了展望,以期为电子封装领域的从业者和研发人员提供新的方向、思路和灵感,共同推动新一代电子封装产业与技术的快速创新和蓬勃发展。 1TGV工艺及通孔方法 TGV成孔技术是通孔互联技术中的关键环节,需要满足高精度、低成本、快速无损、且高成孔质量(通孔尺寸小、通孔间间距窄、侧壁光滑、垂直度好)等要求。目前,TGV成孔方法主要有以下几种:喷砂法[22-23]、激光烧蚀法[24-26]、聚焦放电法[27]、电化学放电法[28-30]、等离子体刻蚀法[31-32]、光敏玻璃法[33-35]和激光诱导刻蚀法[36-41]。各方面优缺点如表1所示。其中,喷砂法和电化学放电法的通孔孔径和孔间距较大;激光烧蚀法和聚焦放电法制备的通孔存在锥度且批量成孔效率低;光敏玻璃法适用范围有限,工艺复杂且成本高;等离子体刻蚀同样工艺复杂且刻蚀效率较低。 激光诱导刻蚀法是一种基于激光技术和化学刻蚀发展起来的新型玻璃通孔技术。该方法制备TGV通孔分为两步(如图3所示):一是激光改性,即先使用激光在玻璃中形成改性区域;二是蚀刻通孔,即采用化学腐蚀剂如氢氟酸对改性区域进行选择性刻蚀,从而形成玻璃通孔。该方法既克服了激光烧蚀刻蚀速度慢、存在裂纹的缺点,也解决了化学刻蚀方法难以定性刻蚀的问题。该方法具有玻璃通孔质量高(高深宽比、高密度、均匀一致且无裂纹)、玻璃通孔形貌可调(通过调节激光参数来控制TGV的垂直度和形貌)、成孔速率快(可达到290TGV/s)等优点,目前已经成为制备玻璃通孔的主流方法。 在激光诱导刻蚀法制备TGV方面,江西沃格光电股份有限公司具有显著优势[36-37],目前制备的TGV最小孔径可至10μm,深宽比可达10∶1,并且孔壁光滑规整。此外,成都迈科科技有限公司也采用激光诱导刻蚀法制备TGV,制备出的玻璃通孔具有孔径小(≤50μm的圆孔)、通孔密度高(2500个/cm2)、锥度小、通孔内壁光滑且成孔效率高等特点[38]。 TGV孔填充技术是TGV垂直互联的核心环节,通过在孔径中填充高质量金属材料实现上下表面的电信号传输。然而,由于玻璃表面平滑,与常用的填充金属材料(如铜)的黏附性较差,容易导致金属与玻璃衬底之间产生分层甚至脱落等问题。为了增强填充金属材料与玻璃基底间的结合力,通常采用两步法进行通孔的金属化填充:首先,在玻璃通孔内进行种子层沉积,种子层可以起到提供导电性、增加填充效率和改善结合力的作用,为后续的TGV填充过程做准备;然后,采用电镀的方法对经过金属化处理后的通孔进行增厚,来实现金属材料的充分填充,从而与玻璃基底牢固结合。 种子层的沉积可以通过物理气相沉积(PhysicalVaporDeposition,PVD)[42-43]、化学气相沉积(ChemicalVaporDeposition,CVD)[44]、原子层沉积(AtomicLayerDeposition,ALD)[45]或化学镀[46-48]等方法来实现,各方法的优缺点如表2所示。其中,CVD方法设备成熟,制备的薄膜均匀性好,台阶覆盖好。ALD方法同样存在薄膜厚度可控、台阶覆盖良好的优点。但这两种方法也存在明显缺点:如CVD方法一般工艺温度较高;ALD方法技术相对不成熟;且CVD和ALD方法均不适合进行大规模生产。相比之下,PVD和化学镀的方法设备成熟、操作简单,更适合大面积规模化生产,因此被广泛用于TGV金属化填充过程中的种子层沉积。 电镀过程中,电流和化学助剂等参数会产生影响,可能导致通孔内部出现填充不完整的现象,甚至出现金属呈V形、通孔中心大部分未被填充的情况。研究表明,利用脉冲电镀代替直流电镀,可以显著提高电镀填充的速率,并减少填充缺陷(如孔洞或缝隙)的产生[49]。另外,采用超声波搅拌辅助的通孔电镀工艺也被用于解决金属填充过程中通孔内存在孔隙或填充不满的问题[50]。同样,以双阳极取代单阳极板的通孔电镀工艺也可解决金属填充过程中通孔填充不满的问题[42]。此外,采用适宜的电镀铜溶液及电镀方法,可以使铜在通孔内部中间部位预先相连填满,再向两面孔口逐渐同步填充,最终形成高效密封导通的铜材料,实现通孔无孔隙的金属化制作[51]。 2三维电子封装中TGV技术的器件应用进展 TGV基板因具有优异的电学特性、化学稳定性和机械稳定性等优势,在多个电子封装领域得到了广泛的关注。下面主要从TGV及相关技术在三维集成无源器件(IntegratedPassiveDevice,IPD)、集成天线封装、微机电系统(Micro-Electro-MechanicalSystem,MEMS)封装以及多芯片模块封装等领域的应用方面进行概述。 2.1三维集成无源器件 TGV技术可以用于制造三维集成无源器件的封装载板。通过使用TGV技术,可以实现芯片之间的互联和互通,提高芯片的集成度和性能。同时,TGV技术还可以实现芯片之间的最小间距和最小线宽,满足无源器件对高密度集成和精细制造的需求。2010年,乔治亚理工的Sridharan等率先采用TGV互联技术制备了具有高Q值的三维螺旋电感,应用在IPD中完成滤波器的封装制作,并表现出优异的电学性能:5GHz滤波器的插入损耗小于1dB,回波损耗优于20dB[52]。日月光集团(ASEgroup)的研究人员也将TGV广泛用于三维集成无源器件。2016年,Hsieh等采用TGV玻璃制备了高性能IPD电感器,制备流程如图4(a)所示。该三维TGV电感器在900MHz时的Q值为60,在2.4GHz时的Q值为75,大大优于二维螺旋电感器,有助于提高射频有限元在无线通信系统中的性能[53];2017年,Chen等基于TGV技术在玻璃基板上实现了面板级(408mm×512mm的长方形玻璃)的IPD制作工艺。如图4(b)所示,该工艺可将面板翘曲控制在1mm以内,且未出现明显的结构剥离/分层现象,显著降低了IPD的制作成本[54]。厦门云天半导体也成功将TGV技术应用于IPD领域:2023年,宗蕾等发明了一种集成射频前端模组的封装结构及封装方法。其中,封装方法同时集成了TGV玻璃和硅片的优势,即采用含TGV通孔的玻璃和硅片晶圆键合后形成承载晶圆。这种方法不仅可以有效减少晶圆级封装过程中的翘曲问题,提高封装良率,还可以通过硅片增强整体模块的散热性能。另外,通过多层重布线工艺,即钝化层和金属线路层多层叠加的方式,实现了多颗芯片的信号互联并可高度集成薄膜IPD器件,可用于替代射频前端模块板级封装中所使用的基板[55]。 2.2集成天线 玻璃转接板集成定向TGV天线通过在3D堆叠芯片之间实现高效的芯片内/芯片间无线通信,减少了引线键合导致的时间延迟,在三维系统级封装(SiP)下可实现低功耗、低时延的高速无线通信。2018年,美国佛罗里达大学的Hwangbo等在玻璃基板上通过成孔、溅射镀膜和光刻等工艺,设计了一种紧凑、高效的盘式单极TGV集成天线,并将其用于三维系统级封装,实现了低延时的毫米波无线信号在芯片到芯片(C2C)间的高速传输。如图5(a)所示,其特点是在玻璃基板表面的单极顶端设计圆盘形金属板进行阻抗匹配,增大天线的电流和辐射电阻,使天线辐射出更大的功率。另外,圆盘形金属板所构成的盘式单极天线减小了单极子天线在垂直方向的高度,从而可以匹配很薄的TGV玻璃,同时保持主单极子天线的全向辐射以及良好的天线增益与衬底损耗。模拟结果表明:天线在62GHz时的辐射效率达到94%,峰值增益为3.2dBi[56]。2019年,韩国首尔中央大学的Naqvi等采用新型硅填充玻璃通孔(ThroughGlassSiliconVia,TGSV)技术在玻璃基板上设计了一种具有端射辐射的V波段平面微机械螺旋天线,如图5(b)。为了达到沿螺旋轴的最大辐射,螺旋设置为3.25转。玻璃基板的背面是U形金属接地层,有助于增加在端射方向的增益。在金属接地层中间引入凹槽以实现V波段的宽带阻抗匹配。上下螺旋臂之间依靠TGSV实现电气互联。TGSVs的直径与螺旋臂的宽度一致。玻璃通孔侧壁溅射生长钨,并将硅柱包覆在内。模拟和测量结果表明:平面微机械螺旋天线的阻抗带宽为50.3~65GHz(<-10dB);天线在58GHz频段的峰值增益为6.3dBi,辐射效率为63%[57]。 2.3微机电系统封装 TGV技术在MEMS封装中也有广泛的应用。2012年,中国科学院微电子研究所的Sun等开发了一种低成本的TGV制备方法,并将其应用于射频微机电系统。首先,采用CO2激光和绿色皮秒激光对玻璃进行打孔,孔径约为100μm。然后,将聚合物(光刻胶、SU8、环氧树脂)填充TGV通孔,再将50μm的钨针插入孔中。最后,将样品加热并放入真空罐中,等待聚合物固化。在此结构中,射频输入、射频输出和偏置线均通过钨孔,可以缩短射频互联的长度,提高响应速度[58]。2013年,韩国檀国大学的Lee等采用电镀的方法实现了TGV的完全填充,并成功将其用于晶圆级射频MEMS封装(图6)。封装后的射频MEMS结构呈现出优异的电学性能:在40GHz频段内具有稳定可靠的射频性能;在20GHz时,表现出低的插入损耗(0.197dB)和高的返回损耗(20.032dB)[59]。 2022年,北京智能芯片微电子技术有限公司的Fu等提出了一种采用TGV工艺制造高性能MEMS加速计的方法,既能降低制造成本,又能保证器件的低噪声特性。其中,TGV工艺依靠激光钻孔,孔内金属填充基于铸造模具和CMP,封装则采用三层阳极键合工艺。此外,在制备MEMS器件时,还首次引入了铸造模具工艺。在结构设计方面,塞子采用分布式梳状电极进行过载位移抑制,封装方法释放的气体具有良好的机械阻尼特性。所制备的加速度计抗过载能力达10000g,噪声密度小于0.001(°)/Hz12,并且具有超高的倾斜测量性能[60]。 2.4多芯片模块封装 TGV技术在多芯片模块封装中也有广泛应用。2018年,日本富士通公司的Iwai等基于TGV技术开发了一种多层玻璃板堆叠工艺,它使用导电膏作为通孔填充材料,通过叠层和热压合实现多层玻璃基板的堆叠。回流测试结果表明:玻璃基板的翘曲率明显低于有机基板。该工艺利用多层玻璃基板热膨胀系数与硅相近的特性,解决了2.5D封装技术中存在的硅与有机基板热膨胀系数不匹配问题[61]。2019年,Iwai等基于多层玻璃基板堆叠工艺,完成了高密度布线,实现了多芯片模块的封装,如图7所示。其玻璃尺寸约为100mm×100mm,孔径为20μm,线/间距为5μm/5μm。通过微凸块(间距40μm)在玻璃基板上成功安装并连接了9个21mm×21mm的芯片。在30℃至250℃的温度范围内,翘曲非常轻微:9个芯片的最大翘曲量仅为23μm。因此,与传统的硅中介层技术相比,基于TGV技术的玻璃基板堆叠技术在计算性能改进方面具有显著优势[62]。 3结论与展望 TGV技术在三维集成电路中具有高性能、低成本、多兼容等显著优势。这些优势使得TGV技术在三维集成无源器件、射频天线、高端MEMS传感器、高密度系统集成等领域具有广阔应用前景。在TGV制程方面,激光诱导刻蚀技术和电镀填孔技术是当前TGV成孔和孔填充中较为成熟的工艺,但仍需要在加工精度、加工效率和加工成本方面进一步优化和改进,以应对日益复杂的电子器件和系统的需求。 基于TGV技术的三维集成电子封装未来发展方向可以从以下方面进行考虑。 低成本智能化工艺:随着TGV技术的不断发展,未来会出现更多的制造工艺优化,以提高生产效率和降低成本。例如,通过改进设备和通孔工艺,提高TGV通孔的均一性、垂直性和深宽比;同时通过改进金属镀膜工艺,在通孔中实现高质量的金属填充,降低孔隙率和信号损耗。另外,玻璃通孔技术正在走向智能化、精细化。智能化的封装工艺将更注重对于封装材料、工艺参数和制程管理的精确把控,以提高封装的良品率和可靠性。此外,通过自动化操作和AI技术的引入,可以实现更高效的生产流程,降低生产成本,提高产品的市场竞争力。 多维度一体化集成:随着5G、6G等通信技术的发展,未来TGV三维电子封装会更加注重系统集成。TGV技术可以同时在横向和纵向上实现多种芯片的高密度集成,从而在一个封装体内实现多种功能、多个系统之间的相互联接和协同工作,例如同时实现集成电源管理、数字信号处理、射频信号传输等多种功能。这样的一体化集成不仅可以提高封装的集成度从而提升整个系统的性能、效率、可靠性和安全性,同时也可以简化设计和制造流程,降低整个系统的复杂性和成本。 绿色环保制程:随着社会环保意识的不断提高,环保已经成为了各行业的重要发展方向。玻璃通孔三维互联技术的环保性得益于其使用的绿色环保材料和低能耗的制程。未来TGV三维集成电子封装也会更加注重绿色环保,即采用更加环保的材料和制造工艺,以降低对环境的影响。例如,采用全干法制程进行玻璃通孔及金属化填充,避免玻璃通孔过程中的液体蚀刻工艺和金属化过程中的电镀工艺,减少对废液的处理和对环境的污染。未来,封装厂商也将更加注重生产过程的绿色化,减少对环境的污染,为社会创造更加绿色的发展环境。

集成电路芯片封装技术

芯片封装中的四种键合方式

芯片封装是半导体制造的关键环节，承担着为芯片提供物理保护、电气互连和散热的功能，键合技术（Bonding）就是将裸芯片与外部材料连接起来的方法。 目前主要有四种键合技术：传统而可靠的引线键合（Wire Bonding）、性能优异的倒装芯片键合（Flip Chip Bonding）、自动化程度高的载带自动键合（TAB, Tape Automated Bonding），以及代表未来趋势的混合键合（Hybrid Bonding）技术。 01 引线键合（Wire Bonding） 引线键合是应用最广泛的键合技术，它利用热、压力或超声波，通过细金属引线（金、铝、铜）将芯片的焊盘与基板（一般是引线框架或PCB）的焊盘连接起来。 引线键合工艺要求键合焊区的凸点电极沿芯片四周边缘分布，引线的存在也需要塑封体提供保护，从而增加了体积，阻碍了芯片工作时热量的散发。随着器件小型化和复杂化，传统封装使用的引线键合工艺逐渐难以满足行业需求。 1.1 工艺流程 引线键合主要包括准备、键合和检测三个阶段。准备工作就是将设备预热到合适温度，设置好各项工艺参数，同时装入键合用的金属丝（通常是金丝、铜丝或铝丝）。 1.2 键合（焊接）方式 引线键合主要有球形键合（Ball Bonding）和楔形键合（Wedge Bonding）两种方式，简称为球焊和楔焊。 1.3 键合机理 引线键合的键合机理主要有热压键合 (TCB, Thermo-Compression Bonding)、超声波键合(Ultrasonic Bonding)和热超声波键合(Thermo-sonic Bonding)三种方式。热压键合通过加热和压力使金属线与焊盘产生连接，工艺简单但温度较高；超声波键合利用超声振动产生的摩擦热和机械作用实现键合，可在室温下进行且对材料选择灵活；热超声波键合则同时使用温度、压力和超声波能量，具有更好的工艺适应性和键合强度，是目前应用最广泛的键合方式。 热压键合（TCB）仅从芯片侧对Bump升温加压，使其与基板实现物理连接。TCB典型的工艺温度范围在150ºC-300ºC之间，压力水平在10-200MPa之间。这种键合方式确保均匀粘合，没有间隙变化或倾斜，减少了基板翘曲问题（因为事先将喷涂了助焊剂的基板牢牢固定在真空板上且整体温度不高），可以允许I/O间距缩小到更小的尺寸（10µm 左右）。英特尔公司最早选择了基于基板(Substrate)的热压键合工艺以替代传统的回流焊, 由英特尔和ASMPT公司联合开发，并于2014年导入量产。 TCB 工艺还需要使用可去除铜氧化物的涂层助焊剂来降低键合互连故障。但当互连间距缩小到 10µm 以下时，助焊剂会变得更难清除，并会留下粘性残留物，这会导致互连发生微小变形，从而造成腐蚀和短路。所以，库力法索于2023年推出无助焊剂键合技术（Fluxless Bonding），在真空或惰性气体环境（如氮气或氩气）中运行，以防止键合过程中发生氧化。 02 倒装键合（Flip Chip Bonding） 倒装键合起源于20世纪60年代，由IBM率先研发出来，倒装芯片（Flip Chip）技术是一种将芯片正面朝下、通过凸点（bump）直接与基板连接的封装方式。不同于引线键合的周边布线，倒装芯片采用区域阵列式分布的连接方式，大大提高了互连密度，缩短了信号传输路径。倒装芯片技术也被称为倒装键合或覆晶接合。 2.1 工艺流程 倒装芯片的制作过程可以简单分为凸点制备、芯片组装和底部填充三个步骤。 与传统的引线键合技术相比，倒装芯片键合的优势有：① 通过再布线（RDL）实现面阵分布，单位面积内的I/O密度更高；② 互联通路变短，信号完整性、频率特性更好；③ 倒装芯片没有塑封体，芯片背面可用散热片等进行有效的冷却，散热能力提高。 基础的倒装芯片常采用回流焊作为键合方案（回流温度的峰值一般控制在240ºC到260ºC），一个回流焊炉同时可以容纳很多加工产品，所以整体的吞吐量还是非常高的。但是由于整个芯片封装都放入回流炉中，芯片、基板、焊球以不同的速率膨胀，从而发生翘曲导致芯片不能很好的被粘合，而且熔融焊料会扩散到其指定区域之外，相邻焊盘之间出现不必要的电连接造成短路，芯片良率降低。 （常见的回流焊芯片键合流程） （常见的回流焊温度控制） 03 载带自动键合（TAB,Tape Automated Bonding） 载带自动键合（TAB）是一种将芯片组装到柔性载带上的芯片封装键合技术。载带既作为芯片的支撑体，又作为芯片与外围电路连接的引线。TAB技术也称为载带自动焊、卷带式自动接合。 3.1 工艺流程 TAB技术的工艺流程主要包括载带制作、芯片键合和封装保护三个阶段。 首先是载带的制作，通过将铜箔贴合在聚酰亚胺胶带上，经过光刻和蚀刻形成精细的导电图形，并制作定位孔和引线窗口；然后进入内引线键合（ILB，Inner Lead Bonding）阶段，将预先形成焊点的芯片精确定位后，采用热压或热超声方式同时将所有内引线与芯片焊盘连接；接着进行外引线键合（OLB，Outer Lead Bonding），将TAB件与基板或PCB对准，通常采用热压方式实现批量键合；最后在芯片区域进行点胶或模塑保护，固化形成保护层以提升可靠性。 在TAB技术中，如果不做外引线键合，只进行芯片与载带之间的内引线连接，这种应用被称为TCP（Tape Carrier Package）或COF（Chip On Film）技术，常用于显示面板驱动芯片的封装。 TCP/COF封装 引线键合与TAB的结构类似，区别在于引线键合中芯片的载体是引线框架或者PCB基板，TAB用的是柔性载带；引线键合使用金属线连接，TAB使用铜箔；在芯片端引线键合是将金属线直接焊接到芯片焊盘上，TAB是先做焊点再连接铜箔；引线键合是使用单根金属丝逐一连接，而TAB使用预制载带一次性连接。 TAB技术优点在于适合高密度、细间距的封装要求，可实现批量自动化生产，具有优异的电气性能（导体短、电感小）和散热性能，特别适合LCD驱动器等高密度引线连接场合。 TAB技术的主要缺点是前期投资大（需要定制化光刻掩模和专用设备）、工艺要求高（对准精度要求严格）、受材料热膨胀系数失配影响较大导致可靠性风险、且维修困难，同时由于定制化程度高导致灵活性较差，因此主要应用在大批量生产的特定产品上。 04 混合键合（Hybrid Bonding） 倒装键合和热压键合都使用某种带焊料的凸块作为硅与封装基板之间的互连，但Bump间距受到物理上的限制，无法满足3D内存堆栈和异构集成需要极高的互连密度，因此混合键技术被开发出来。 混合键合是一种新型的三维集成封装技术，通过同时实现金属键合（Cu-Cu）和介质键合（氧化物-氧化物），在晶圆或芯片级别直接进行物理和电气连接。通俗来说就是可以将两片晶圆（Wafer）直接连接起来，也可以把晶粒（Die）直接封装到晶圆上。这种技术无需传统的铜柱或锡球等Bump结构，可实现实现超细互连间距（<1μm）的连接，互连密度极高。且键合界面平整度好，可实现更薄的晶圆堆叠，有利于3D集成。目前，HBM3普遍使用热压键合技术，韩系大厂预计从HBM4开始导入混合键合。 典型的Cu/SiO2 混合键合主要包括三个关键工艺步骤。 （1）键合前预处理：晶圆需经过化学机械抛光/ 平坦化（CMP）和表面活化及清洗处理，实现平整洁净且亲水性表面； （2）两片晶圆预对准键合：两片晶圆键合前进行预对准，并在室温下紧密贴合后介质SiO2 上的悬挂键在晶圆间实现桥连，形成SiO2 -SiO2 间的熔融键合，此时，金属Cu 触点间存在物理接触或凹陷缝隙（dishing），未实现完全的金属间键合； （3）键合后热退火处理：通过后续热退火处理促进了晶圆间介质SiO2 反应和金属Cu 的互扩散从而形成永久键合。 ◎ 优点: ①更高的 I/O 密度：与微凸块技术相比，混合键合可实现单位面积内高 10,000 倍的互连密度，显著提高芯片之间的连接能力，以更低的功耗实现更快的信号传输。②同时具有良好的散热性能和机械强度，特别适合高性能计算和存储器等应用场景。③更低的电感、电容和电阻：混合键合互连尺寸减小，导致电感、电容和电阻降低。这可实现更快的信号传输、更低的功耗和更高的整体性能。④可扩展性：由于混合键合可以扩展到亚微米间距，因此可以实现更精细、更精确的互连。研究表明间距为 0.4 微米，未来间距甚至可能更小。⑤简化制造工艺：与微凸块方法相比，在高带宽内存中切换到混合键合互连需要更少的工艺步骤，从而节省成本并提高效率。该工艺涉及约 11 个步骤，从而实现更精简和高效的生产。⑥系统架构师的灵活性：混合键合为系统架构师在设计芯片和系统时提供了更大的创作自由，促进了异构组件的集成，并实现了在芯片上构建系统。这种灵活性允许根据特定要求定制和优化系统。 ◎ 缺点:该技术对表面清洁度和平整度要求极高，需要精密的CMP工艺和严格的表面处理；对制程环境的洁净度和温湿度控制要求严格；键合过程中的对准精度要求高，设备投资成本大；工艺窗口较窄，良率控制难度大；对wafer翘曲要求严格，并且返工难度大；此外，由于是新兴技术，产业链配套还不够完善，工艺标准化程度需要进一步提高，可靠性数据积累还需时间验证。 05 总结 引线键合是最传统和应用最广泛的技术，通过金属丝逐点连接实现芯片与基板的互连，工艺成熟可靠但效率较低。 倒装芯片技术通过凸点阵列实现芯片与基板的连接，具有更高的I/O密度和更好的电气性能，已成为高性能封装的主流。 载带自动键合技术采用载带预制导线，可实现批量自动化生产，主要应用于LCD驱动器等特定领域。 混合键合则是最新发展的技术，通过金属和介质的直接键合实现超细间距互连，无需传统的凸点结构，在3D IC封装领域具有重要应用前景。

凸块制造技术演变及发展历史

晶圆级封装(WLP)技术正在流行，它可将封装尺寸减小至IC芯片大小，并以晶片形式成批加工制作，以降低封装成本，提高电路的可靠性。晶圆级封装成本还会随芯片尺寸的减小而下降。晶圆级封装工艺是通过在芯片电路层上再次布线来实现焊点的重新分布。在重新分布的焊点上生长焊料凸点，以此实现与外围电路的互连，然后经过切割，制成倒装芯片的样式。WLP取代了高密度的引线键合，实现了真正意义上的芯片尺寸封装。 射频前端（RFFE，Radio Frequency Front-End）模组国内外手机终端中广泛应用。它将功率放大器（PA，Power Amplifier）、开关（Switch）、低噪声放大器LNA（Low Noise Amplifier）、滤波器（Filter）、无源器件等集成为一个模组，从而提高性能，并减小封装体积。然而，受限于国外专利以及设计水平等因素，国产滤波器的份额相当低。在模块集成化的趋势下，国内射频巨头在布局和生产滤波器。声学滤波器可分为声表面滤波器和体声波滤波器，其中声表面滤波器可根据适用的频率细分为SAW、TC-SAW和IHP-SAW。体声波滤波器适用于较高的频段，可细分为BAW、FBAR、XBAR等。无论是SAW（Surface Acoustic Wave filter）还是BAW（Bulk Acoustic Wave Filter），均是在晶圆级封测后以倒装芯片的工艺贴装在模组上。在晶圆级封装工艺中，Bump制造是相当重要的一道工序，因此本文将浅谈滤波器晶圆级封装（Wafer Level package）中Bump制造的关键点。 凸块制造技术（Bumping）是在芯片上制作凸块，通过在芯片表面制作金属凸块提供芯片电气互连的“点”接口，广泛应用于 FC、WLP、CSP、3D 等先进封装。 凸块是定向生长于芯片表面，与芯片焊盘直接相连或间接相连的具有金属导电特性的凸起物。凸块工艺介于产业链前道集成电路制造和后道封装测试之间，是先进封装的核心技术之一。 凸块制造过程一般是基于定制的光掩模，通过真空溅镀、黄光、电镀、蚀刻等环节而成，该技术是晶圆制造环节的延伸，也是实施倒装（FC）封装工艺的基础及前提。相比以引线作为键合方式传统的封装，凸块代替了原有的引线，实现了"以点代线"的突破。该技术可允许芯片拥有更高的端口密度，缩短了信号传输路径，减少了信号延迟，具备了更优良的热传导性及可靠性。此外，将晶圆重布线技术（RDL）和凸块制造技术相结合，可对原来设计的集成电路线路接点位置(I/O Pad)进行优化和调整，使集成电路能适用于不同的封装形式，封装后芯片的电性能可以明显提高。 二、凸块制造技术演变及发展历史 凸块制造技术起源于 IBM 在 20 世纪 60 年代开发的 C4 工艺，即"可控坍塌芯片连接技术"(Controlled Collapse Chip Connection')，该技术使用金属共熔凸点将芯片直接焊在基片的焊盘上，焊点提供了与基片的电路和物理连接，该技术是集成电路凸块制造技术的雏形，也是实现倒装封装技术的基础，但是由于在当时这种封装方式成本极高，仅被用于高端 IC 的封装，因而限制了该技术的广泛使用。 (a) IBM 的首个具有 3 个端子晶体管的倒装芯片组件；(b) IBM 首个在陶瓷基板上的倒装芯片组件（3 个芯片） C4 工艺在后续演化过程中逐渐被优化，如采用在芯片底部添加树脂的方法，增强了封装的可靠性。这种创新使得低成本的有机基板得到了发展，促进了 FC 技术在集成电路以及消费品电子器件中以较低成本使用。此外，无铅材料得到了广泛的研究及应用，凸块制造的材料种类不断扩充。 在 20 丗纪 80 年代到 21 世纪初，集成电路产业由日本转移至韩国、中国台湾，集成电路细分领域的国际分工不断深化，凸块制造技术也逐渐由蒸镀工艺转变为溅镀与电镀相结合的凸块工艺，该工艺大幅缩小了凸块间距，提高了产品良率。 近年来，随着芯片集成度的提高，细节距（Fine Pitch）和极细节距（Ultra Fine Pitch）芯片的出现，促使凸块制造技术朝向高密度、微间距方向不断发展。 三、凸块制造的主要技术类别 凸块制造技术是诸多先进封装技术得以实现和进一步发展演化的基础，经过多年的发展，凸块制作的材质主要有金、铜、铜镍金、锡等，不同金属材质适用于不同芯片的封装，且不同凸块的特点、涉及的核心技术、上下游应用等方面差异较大，具体情况如下： 1.金凸块 金凸块，Gold Bumping，是一种利用金凸块接合替代引线键合实现芯片与 基板之间电气互联的制造技术，主要用于显示驱动芯片封装。金凸块制造技术主要用于显示驱动芯片的封装，少部分用干传感器、电子标签类产品。目前，LCD、AMOLED 等主流显示面板的驱动芯片都离不开金凸块制造工艺，后续可通过倒装工艺将芯片倒扣在玻璃基板（Glass）、柔性屏幕（Plastic）或卷带（Film）上，利用热压合或者透过导电胶材使凸块与线路上的引脚结合起来。 金凸块工艺流程 2.铜镍金凸块 铜镍金凸块，CuNiAu Bumping，是一种可优化 I/O 设计、大幅降低了导通电阻的凸块制造技术，凸块主要由铜、镍、金三种金属组成，可在较低成本下解决传统引线键合工艺的缺点。 在集成电路封测领域，铜镍金凸块属于新兴先进封装技术，近年来发展较为迅速，是对传统引线键合（Wire bonding）封装方式的优化方案。具体而言，铜镍金凸块可以通过大幅增加芯片表面凸块的面积，在不改变芯片内部原有线路结构的基础之上，对原有芯片进行重新布线（RDL），大大提高了引线键合的灵活性。此外，铜镍金凸块中铜的占比相对较高，因而具有天然的成本优势。 电子显微镜下的铜镍金凸块结构 由于电源管理芯片需要具备高可靠、高电流等特性，且常常需要在高温的环境下使用，而铜镍金凸块可以满足上述要求并大幅降低导通电阻，因此铜镍金凸块目前主要应用于电源管理类芯片。 铜镍金凸块工艺流程 3.铜柱凸块 铜柱凸块，Cu Pillar，是一种利用铜柱接合替代引线键合实现芯片与基板之间电气互联的制造技术。铜柱凸块技术是新一代芯片互连技术，后段适用于倒装（FC）的封装形式，应用十分广泛。 电子显微镜下的铜柱凸块结构 铜柱凸块技术是在覆晶封装芯片的表面制作焊接凸块，以代替传统的打线封 装，可以缩短连接电路的长度、减小芯片封装体积，使其具备较佳的导电、导热和抗电子迁移能力。 铜柱凸块制造主要步骤包括再钝化、真空溅镀、黄光、电镀、蚀刻等，具体工艺流程图如下： 铜柱凸块工艺流程 4.锡凸块 锡凸块Sn Bumping，是一种利用锡（Sn）接合替代引线键合实现芯片与基板之间电气互联的制造技术。锡凸块结构主要由铜焊盘（Cu Pad）和锡帽（SnAg Cap）构成（一般配合再钝化和 RDL 层），锡凸块一般是铜柱凸块尺寸的 3~5 倍，球体较大，可焊性更强（也可以通过电镀工艺，即电镀高锡柱并回流后形成大直径锡球），并可配合再钝化和重布线结构，主要用于 FC 制程。 电子显微镜下的锡凸块结构 锡凸块技术可以为电镀焊锡或植球焊锡，一般情况下，电镀焊锡尺寸可控制的更小。锡凸块多应用于晶圆级芯片尺寸封装，可以达到小尺寸封装，满足封装轻、薄、短、小的要求。 电镀焊锡凸块工艺流程 植球焊锡凸块工艺流程 当前业内常见的几种SAW filter Wafer Bumping工艺如下： 1、通过打线工艺在晶圆的UBM（Under Bump Metal）上植金球。 2、通过钢网印刷工艺在UBM上印刷锡膏，再经过回流焊成球。 3、先在晶圆的UBM上印刷助焊剂，将锡球放到UBM上，再经过回流焊完成植球。 本文重点介绍第二种工艺。通过对印刷锡膏方案的剖析发现，在Bumping工艺中Bump的高度和共面度（同一颗芯片上Bump高度最大值最小值之差，差值越低越好）是最重要的关键指标（如图1.1、图1.2）。下面从钢网的工艺和设计、锡膏的特性等方面进行分析。 钢网印刷 钢网印刷的目的是使锡膏材料通过特定的图案孔沉积到正确的位置上。首先，将锡膏放到钢网上，再用刮刀使其通过钢网开孔沉积到焊盘上。钢网与晶圆之间的距离（印刷间隙）、印刷角度、压力、速度和膏体的流变特性是确保锡膏印刷的关键参数。一旦钢网开孔被膏体填满，脱模后膏体留在每个焊盘上，沉积在焊盘上的体积取决于钢网的孔距和孔壁的质量、焊盘的表面特性和膏体的流变性能。 钢网的加工工艺与开孔设计 钢网孔壁质量、尺寸一致性、定位精度和钢网生产成本是钢网生产工艺的选择标准。考虑到带有Bump的滤波器是以倒装芯片的工艺应用在前端射频模组里，其特点是Bump的尺寸小（bump高度在50~100μm之间）、间距小、对Bump高度的一致性要求高（共面度在10μm以内）。为了满足以上要求，业内最常选用的是纳米涂层钢网和电铸钢网。 纳米涂层钢网的工艺是：在激光切割的基础上对钢网进行清洗，然后在钢网内壁进行打磨抛光以降低粗糙度，最后涂覆纳米涂层。纳米涂层使接触角显著增加，从而降低钢网材料的表面能，有利于锡膏脱模。 Source: Laser Job 电铸钢网的制作方法是：先在导电基板上用光刻技术制备模板，然后在阻胶膜周围进行直流电铸，最后从光刻胶孔上剥离。电铸钢网的质量和印刷性能取决于光刻胶的灵敏度、所用光刻工具的类型、导电基材的光学性能和电铸工艺。电铸钢网的开孔内壁非常光滑（如图3所示），其印刷脱模的表现也最好最稳定。 Source: Bon Mark 小结，纳米涂层钢网的印刷表现略逊于电铸钢网，其涂层在批量生产一段时间后可能会脱落，但是纳米涂层钢网的价格远低于电铸钢网；电铸钢网的侧壁非常光滑，其印刷表现最好，是超细间距应用的最佳选择，但电铸钢网的价格相当昂贵。钢网的选择取决于客户对产品特性和成本的综合考量。 开孔面积比 由于CTE不匹配会影响封装的可靠性，符合高度要求的Bump在这方面会起到积极的作用。这就要求钢网印刷过程可靠地沉积稳定的锡膏量，以产生坚固的互连。锡膏从钢网孔的释放是由锡膏在钢网孔侧壁和晶圆焊盘之间的相互作用决定的。据文献记载，为了从钢网印刷中获得良好的膏体释放效率，模板开孔面积比[开孔面积比=开口面积/孔壁面积] 应大于0.66。该比率限制了给定孔径大小的模板厚度，并要求使用更薄的模板来印刷更细的间距。随着钢网制作工艺的提升，钢网开孔的面积比可以适当降低，如下图4所示。 锡膏 锡膏是由焊粉和助焊剂均匀混合而成的膏体，其中锡球的形状、颗粒大小、尺寸分布、氧化程度以及助焊剂载体的流变性能和配方体系，都对锡膏的印刷和回流性能起着重要作用。细间距印刷用的焊粉一直是贺利氏电子的优势，因为Welco® technology（一种在油介质中分散熔融合金的制造技术）利用两种不同介质的表面张力存在差异的原理，用工艺配方控制粉末尺寸范围，摒弃了传统的网筛工序，避免了粉末颗粒因网筛而导致的形变（表面积变大）。再者，粉末在油介质中得到充分保护，减少了粉末表面的氧化。Welco®焊粉搭配贺利氏独特的助焊剂配方体系，使印刷锡膏的转化率能够得到保证。 当前市场上SAW/BAW滤波器的应用中常见的Bump高度为50-100μm，结合单个芯片的layout，即相邻bump的最小间距，以及相邻芯片的bump的最小间距，6号粉和7号粉锡膏是匹配的选择。粒径的定义是基于IPC的标准（如图6），即6号粉有80%的焊粉粒径分布在5-15μm的区间。 选择合适粒径的锡膏非常重要，助焊剂体系的选择也是非常关键。因为一些SAW 的IDT 位置是裸露的，焊锡膏或助焊剂的飞溅都有可能影响IDT 的信号和声波之间的转换。对此，贺利氏开发的AP5112和AP520系列产品在开发时均在飞溅方面做了深入的研究，从而尽可能避免飞溅问题。Bump 中空洞的表现也是非常重要的质量指标，尤其是在模组中经过多次回流焊之后。 案例分享 应用：SAW filter 6 inch 钽酸锂晶圆（印刷测试以铜板代替钽酸锂晶圆） Bump 高度=72±8μm；共面度<10μm 钢网开孔尺寸：130*140*50μm 锡膏：AP5112 SAC305 T6 印刷稳定性是影响bump高度一致性的关键因素。印刷窗口的定义通常受印刷设备的能力、钢网的加工工艺、产品设计等因素的影响，通常通过实验验证获得。如图7所示，6号粉锡膏的连续印刷表现优异，没有发现连锡和大小点的问题。Bump的高度数据能够更好地说明。 在回流焊过程中，已印刷在UBM区域的锡膏逐步熔化，助焊剂流至焊锡四周，而焊料熔化后回流到UBM上并在界面之间形成金属间化合物（Intermetallic layer），冷却后形成一定高度的Bump。Bump的平均高度非常靠近目标值，且标准差相对较小，如图8、图9所示。 Bump 高度的指标非常关键，Bump中的空洞也至关重要。在SAW filter上面的结果显示，贺利氏的6号粉和7号粉具有良好的表现，如图10所示。 晶圆级封装最终会以芯片级应用到系统封装，即以倒装芯片的工艺集成到模组里。在此过程中会经历多次回流焊工艺，那么回流焊之后bump内部的空洞会发生怎样的变化？对此，我们测试了3次回流焊之后bump内部空洞的变化，结果如图11所示。 贺利氏的6号和7号粉锡膏对应的Bump，在经过3次回流焊之后仍然能够保持在比较好的水平。 总结，本文简单阐述了晶圆级封装的关键技术点。贺利氏Welco焊粉和独有的助焊剂配方体系能够匹配SAW、BAW 等滤波器的晶圆封装需求。更深层次的技术细节，如Bump高度的设计和球高与锡膏量的关系，敬请期待下一篇文章。不论是晶圆级封装还是先进封装贺利氏都能提供成熟的解决方案。 BUMP植球切线操作详解

铜基镀银引线框架抗化学腐蚀工艺过程影响研究

摘要： 铜基镀银引线框架作为半导体封装的主要材料之一，其铜面和镀银区易受空气影响造成化学腐蚀，随着时间的变长，此种化学腐蚀程度会不断增加。由于化学腐蚀过度会造成引线框架表面的可焊性降低，最终造成焊线脱落和封装后分层问题，故铜面和镀银区的表面状态对半导体的可靠性有重要影响。本文介绍了铜基镀银引线框架生产过程中不同电镀工艺和铜保护剂类型的差异性，提出了铜基镀银引线框架生产过程中抗化学腐蚀性实现的关键控制点，为引线框架产品可靠性的提升预防提供数据支持。 0 引言 在生产和使用过程中，如果对引线框架保护不当，其表面容易与氧气或硫化物发生化合反应形成组织疏松的变色层；由于该层过厚会降低其与封装树脂之间的结合强度，导致封装树脂和引线框架之间有纳米级的分层和开裂现象，最终出现可靠性问题[1-2]。为了减少分层风险，引线框架设计时会增加锁胶孔、圆形凹孔、半蚀刻区域和表面粗化等方式[3]。其中，铜面和镀银区的表面状态对半导体的可靠性有重要影响： （1）引线框架铜面变色的主要原因。其是由于铜与 氧 气 反 应 生 成 氧 化 铜 （CuO）和 氧 化 亚 铜（Cu2O），CuO 呈黑色，Cu2O 呈红色，这些氧化物会使基材铜进一步氧化[4]，使引线框架表面的金属氧化物结合力下降，从而影响树脂和氧化区的结合。相关数据显示，当塑料方型扁平式封装 LQFP64 的 1.4mm厚度的封装体氧化层厚度的增长到 42.5nm 时，封装体会发生分层和开裂的情况[5-6]，为了避免铜面氧化，通常会在引线框架表面浸润一层铜保护剂。 （2）引线框架镀银变色的主要原因。其是由于镀银层遇空气中的硫化物反应生成硫化银和氧化银。银对大气环 境 中 微 量 的 硫 化 氢（H2S）很 敏 感 ，H2S 浓度 为0.3μg/m3 时，足以引起银的硫化变色[7-8]。单质镀银层暴露于空气中与含硫、硫氧化物、卤化物等接触，易生成氯化银 （AgCl）、硫酸银 （Ag2SO4）、硫化银（Ag2S）等难溶物质，致使银层失去原先的光泽，逐渐变成浅黄色、黄褐色的薄膜，同时会导致导电、导热和焊接等性能降低[9-11]。 本文对镀银引线框架不同电镀工艺对镀银区品质、铜保护剂类型的影响研究，获得镀银引线框架抗化学腐蚀性的最优工艺和使用方案。 1 引线框架制程介绍 引线框架按成型工艺可以分为模具冲压法和化学刻蚀法[12]，典型的模具冲压法和化学刻蚀法的工艺流程如图 1 所示。 另外，引线框架电镀生产流程如图 2 所示。其中，预备处理工序（Pre-Treatment）主要是对镀银前的基材表面进行清洁，确保镀银和基材表面的结合性，包括预镀铜工序（Cu Strike）和防置换工序（Anti-Immersion）。镀银工序（Ag Plating）主要使镀银层表面结晶均匀、具有高耐热性和低硬度，从而保证较高可焊性。后处理工序（Post-Treatment）主要对引线框架进行表面保护，包括抗氧化工序（Anti-Oxidant）和防银胶扩散工序（Anti-EBO）。 2 生产过程对引线框架抗化学腐蚀性的影响 2.1 镀银对引线框架抗化学腐蚀性的影响 2.1.1 喷镀和浸镀的差异 氰化银钾（KAg（CN）2）是电镀液的主盐成分，提供电沉积所需的离子[13]。由于环保要求和无氰镀银稳定性不理想，大部分工厂会选用低氰高速电镀的方式进行镀银，故目前仍以氰化体系占主导地位[14]。常见的引线框架镀银方式分为两种，一种是喷镀银，另一种是浸镀银，这两种工艺重要参数如表 1 所示，从中看出：喷镀工艺使用较高的镀银温度和电流密度，当电流在短时间内增加，而镀液配位能力较弱时，晶体快速成核与生长[15]，电流密度高，需配合较高的氰离子（CN-）浓度，才可以减少晶粒的过度生长；当电流密度降低时，镀银温度窗口减小。因此，镀银电流需符合引线框架电镀的电流密度和温度范围[16-17]。 图 3 是 A194 铜基镀银引线框架浸镀产品和喷镀产品镀银区的 50000 倍扫描电子显微镜（SEM）形貌图，可以看到：①喷镀银面致密性好，晶粒均匀且直径约 2um。②浸镀银面晶粒粗糙且直径约 8um，产生的镀银层晶界明显。应该看到，如果喷镀工艺在极短的时间内一次性完成，即速度在 3~4 秒 / 条，并且Ag+ 的浓度会较浸镀溶液高, 而 CN- 浓度也相对高，则此时的镀液配位能力较强，获得镀银的晶粒度更小。而且，电镀温度较高，镀银层组织更均匀[14]；如果浸镀工艺是以 6~7 秒/ 条的速度通过 4~6 个镀银缸体，则每个缸体中的杂质离子会在镀银区进行沉积，使镀银结构相对疏松且不平整。 我们选取六款 A194 铜基镀银引线框架，在含有相同硫化物浓度的环境下进行放置实验，使用光学显微镜观察引线框架镀银区化学腐蚀变色的情况。镀银层表面的规格按 GB/T 15878-2015《半导体集成电路小外形封装引线框架规范》要求，镀层表面应致密、平滑、色泽均匀呈镀层本色，不允许有起皮、起泡、沾污、斑点、水迹、异物、发花等缺陷。从表 2 可以看到，浸镀样品 D、E、F 样品在室温 48 小时放置后会发生变色现象，而喷镀样品 A、B、C 在室温 72小时放置后无变色现象。 同时，采用日本日立光谱仪（HITACHI Horiba）进行能量色散 X 射线（EDX）分析，获取镀银表面的元素差异，如图 4 所示：镀银区变色有 S 和 O 元素的存在，浸镀银区发生了硫化反应。 实验表明，浸镀工艺的产品镀银区抗化学腐蚀性较弱，而喷镀工艺的产品镀银区抗化学腐蚀性持久时间较长。其主要原因是喷镀工艺的镀银致密度较高，腐蚀性的元素不易与镀银组织反应形成化学腐蚀。另外，由于表面较为平整光滑，在镀银后制程中容易清洗，镀银区含有的杂质较少，无法轻易进行腐蚀原电池反应而导致化学腐蚀。 2.1.2 镀银厚度的影响 我们 选 取 UHE2312152、UHE2311272和UHE2308242 的不同镀银厚度的 A194 铜基镀银引线框架产品，放置在含有硫化物的同一固定环境中，采用 HITACHI Horiba 进行 EDX 分析镀银变色层表面硫含量分析，获得不同厚度与硫含量的关系，如表3 所示。 实验表明：这三款不同镀银厚度的镀层在 48 小时后都有变色现象，硫元素含量和镀银厚度无线性关系。相同镀银工艺的产品，不同镀银厚度对引线框架的抗化学腐蚀性能影响不显著。 2.2 铜保护剂对引线框架抗化学腐蚀性的影响 从“前线分子轨道理论”分析有电子得失的氧化- 还原反应，本质上是还原剂分子最高占有轨道（HOMO）与氧化剂分子的最低空轨道（LUMO）因能级（E）差较大产生电子转移发生氧化 - 还原反应[18]。且铜保护剂大多是有机物，主要呈电负性。目前，第一代铜保护剂为有机硫化合物或氮烯化合物，如图5（a）所示，有机硫化合物被同时吸附在银和铜表面，而氮烯化合物只吸附在铜表面，因此硫系的保护剂较普遍应用在框架镀银上；第二代保护剂是含硫无机物保护剂，如图 5（b）所示，无机保护剂不但具有良好的有机膜防变色效果，同时适用于高热冲击的应用（300℃左右）。图 5 显示了以有机物铜保护剂为例的作用机理。从中看出：①其是以碳链为载体，铜保护的官能团 R1、R2 作为抗氧化功能实现的基团，通过碳链和引线框架表面络合，以达到改变其电荷分布和状态的目的，可使金属表面的能量更平稳，腐蚀速率放缓[19]。②官能团的有机链的组合形式不同，其抗氧化能力也不同。 2.2.1 铜保护的成分差异 传统的防变色处理为六价铬酸盐钝化和苯并三氮唑（BTA）钝化两种。其中，六价铬酸盐因其有强氧化性在铜表面形成钝化层, 铜钝化后电极电位向正方向移动，改变了铜表面的双电层结构，从而使电极电位发生了相应的变化，降低金属表面的氧化速度。另外，有机铜保护剂通常为含氮和含硫的杂环化合物，如苯并三氮唑 （BTA）、和 2- 巯基苯并噻唑（MBT）等，可以在氧化亚铜表面形成致密的 Cu（I）配合物膜，即 BTA-Cu 络合物膜。Cu（I）容易与含硫的缓蚀剂形成稳定的配位键，能承受 200℃以上的热振动[20]。 我们选取不同类型铜保护剂对 A194 铜基引线框架进行烘烤及铜剥离测试，按 GB/T 15878-2015《半导体集成电路小外形封装引线框架规范》要求执行。A、B、C 三款产品在 230℃烘烤 10 分钟后铜剥离测试全部通过，药水 A 和 B 为有机物铜保护剂，而药水 C 添加了巯基有机物。如表 4 所示，A、B、C 三款产品在 200℃烤箱烘烤2min 后，铜保护药水 A和 B 处理的引线框架变色；而药水 C 处理的引线框架未变色，其原因为药水 C 处理过的引线框架具有最好的耐热性。 实验表明，高温型铜保护剂分子中的硫对铜的配位能力更强，它可以明显提高铜保护效果，铜保护剂会在引线框架表面形成巯基（-SH）型保护膜，吸附铜面，以对抗高温高湿环境下引线框架的氧化。 2.2.2 铜保护剂中有无银离子 当铜保护剂中加入适量银盐后，银离子会与铜表面发生置换反应，在铜面形成极薄银层，起到保护铜层和阻止铜层跃迁的作用，如图 6 所示。以 N磺胺噻唑硫代乙醇酸（STG）铜保护剂为例，起保护作用的主要原因是在镀银表面形成了（Ag+ 与 N- 磺胺噻唑硫代乙醇酸的配合物）STG-Ag 等类似的多位点配位配合物，其 N 原子和巯基均可与 Ag+ 配位形成致密的表面配合物膜，有效抑制腐蚀介质与表面的反应，表面膜的良好导电性可归因于多维共轭效应[21]。当铜保护剂成膜后电荷传递电阻大幅度增大，腐蚀介质与银电极发生氧化还原反应的电荷转移阻力增大，银发生的腐蚀难度提高[22]。 本文通过选用浓度为 5ml/L 和20ml/L 的铜保护剂浸润 A194 铜基镀银引线框架后，进行无银离子活化剂和添加银离子活化剂的前后不同温度下的烘烤试验，结果如表 5 所示。当铜保护浓度为 5ml/L时，添加银离子活化剂会提升铜保护效果；当铜保护浓度为 20ml/L 时，添加银离子活化剂与否不影响效果。通常情况下，铜保护过程中银离子活化剂的添加量在 2.7~4.2g/L 之间，在不产生锡渣的前提下，可以确保镀银引线框架的抗氧化性。 实验表明，当铜保护剂浓度较低时，添加银离子活化剂可以提升引线框架抗化学腐蚀性能；而当铜保护剂达到较高浓度时，无论是否添加银离子活化剂，都可以保证引线框架抗化学腐蚀性能。 3 结论 本文通过对引线框架的生产工艺展开研究，阐述了引线框架表面发生变色的影响因子、机理和引线框架表面保护措施。文章结合充分的实验数据及相关文献，从不同种类的镀银工艺和铜保护剂两大方面探讨铜基镀银引线框架抗化学腐蚀性能的影响。主要得到以下结论： （1）浸镀工艺与喷镀工艺对引线框架抗化学腐蚀性能的影响 喷镀工艺由于银离子浓度较大、镀银温度高且镀银时间短，可以获得晶粒细小均匀而致密且平整无杂质的镀银层，使外界污染物与引线框架镀银面的接触面积减小，在后处理工艺或使用环节中不容易残留污染而形成化学腐蚀，从而有效提高引线框架的抗化学腐蚀性能。相同镀银工艺不同镀银厚度对引线框架的抗化学腐蚀性能影响不显著。 （2）铜保护剂类型对引线框架抗化学腐蚀性能的影响 铜保护剂中添加银离子可以提升铜基引线框架抗化学腐蚀性能，铜保护剂中添加巯基有机物对铜保护的抗高温分解性能影响显著，从而提升引线框架的抗化学腐蚀性能。

IGBT简介

IGBT，全称绝缘栅双极型晶体管（Insulated Gate Bipolar Transistor），是一个结合了MOSFET（金属氧化物半导体场效应晶体管）和BJT（双极型晶体管）特点的复合器件。

用DeepSeek详解芯片制造的大马士革工艺

各位大拿，给品评下DeepSeek给出的答案怎么样！ 提问DeepSeek： 尽可能详细介绍芯片制造的大马士革工艺 DeepSeek思考： 嗯，用户让我尽可能详细地介绍芯片制造中的大马士革工艺。首先，我需要回顾一下之前的知识，大马士革工艺主要用于金属互连，特别是铜互连，对吧？不过现在得仔细看看用户提供的搜索结果，确保信息准确且最新。 首先看网页1，提到铜大马士革工艺成为主要互连工艺，因为集成电路尺寸缩小，铜的电阻率更低，替代了铝。还有单大马和双大马的区别，双大马步骤更少，成本低。中微公司在刻蚀设备上的进展，特别是在28纳米及以下的一体化刻蚀工艺。这些信息很重要，需要整合到历史背景和制造流程中。 网页2解释了为什么大马士革工艺替代铝制程，铜的优点：电阻率低，电迁移抗性好，制造工艺优势。这里需要强调铜相对于铝的优势，以及大马士革工艺如何解决铜刻蚀的问题，比如介质层刻蚀和CMP的应用。 网页3内容不可用，可能跳过。网页4提到大马士革铜的历史背景，现代应用中的超微细结构、抗氧化性、热稳定性，以及制造流程中的材料准备、光刻、刻蚀、CMP等步骤。还有市场前景，比如5G、AI的应用，这些可以作为应用部分的补充。 网页5详细描述了大马士革工艺的步骤，特别是双大马士革的三种类型：先通孔、先沟槽、自对准。还提到阻挡层的作用，防止铜扩散。这点在制造流程中需要详细说明。 网页6讨论了半大马士革工艺在1.5nm节点的应用，涉及后段器件集成和新的掩膜版技术，还有高深宽比金属线和空气间隙的挑战。这部分可能属于工艺挑战或前沿发展，可以放在技术难题或最新进展中。 网页7对比了单双大马士革工艺，指出单大马用于第一层金属，双大马用于其他层，并解释了先通孔和先沟槽的不同应用节点。还有工艺流程的步骤，比如介质层刻蚀、阻挡层沉积、铜填充、CMP等，需要整合到制造步骤中。 网页8提到华进半导体的专利，关于聚合物介质层的CMP处理，这可能属于工艺中的挑战，比如不同介质层的处理，以及如何优化平坦化。 网页9是专家约稿，详细讨论大马士革工艺的发展现状，包括Low-k材料的使用，双大马士革的流程，以及工艺中的难题如低电阻通孔和电迁移失效。还提到了一体化刻蚀方法（AIO）的优势，这部分可以作为工艺流程中的创新点。 网页10提到刻蚀工艺中的大马士革和极高深宽比刻蚀，在逻辑器件中的应用，特别是28纳米以下的一体化刻蚀工艺。这需要结合到制造步骤中的刻蚀部分，说明其技术难度和重要性。 现在需要将这些信息结构化，分成历史背景、核心原理、制造流程、技术优势、挑战与解决方案、前沿发展等部分。同时注意引用对应的网页编号，比如在提到铜替代铝的原因时引用网页2和网页5，在双大马士革工艺时引用网页1、5、7、9等。 需要特别注意不同网页中的重复和互补信息，比如网页2和5都提到铜的低电阻率和电迁移抗性，网页7和9都讨论双大马士革的步骤。需要整合这些内容，避免重复，同时确保覆盖所有关键点，如阻挡层的作用、CMP的重要性、Low-k材料的使用等。 还要注意术语的一致性，比如双大马士革和Dual Damascene是同一概念。同时，在工艺流程部分需要详细描述步骤，包括介质层刻蚀、阻挡层和种子层沉积、铜电镀、CMP，以及单双大马士革的区别。 在技术挑战部分，要包括电迁移、通孔电阻、高深宽比刻蚀、介质层缺陷等问题，以及相应的解决方案，如复合金属通孔、工艺参数优化、一体化刻蚀方法等。 最后，前沿发展部分可以提到1.5nm节点的半大马士革工艺、混合键合技术、空气间隙和高深宽比金属线，这些来自网页6、9、10的信息，展示大马士革工艺的未来方向。 确保每个部分都有相应的引用，比如在历史背景中引用网页1、5、7，在制造流程中引用多个网页的具体步骤，挑战部分引用网页6、8、9、10，前沿部分引用网页6、9、10等。 需要检查是否有遗漏的重要信息，例如网页4提到的抗氧化性和热稳定性，网页9的Low-k材料要求，这些在优势部分需要强调。同时，网页8提到的CMP处理聚合物介质层的专利，说明工艺中的具体挑战和解决方案。 现在将这些信息组织成一个结构清晰、内容详尽的回答，确保每个部分都有足够的细节和引用支持，并且语言流畅，符合用户要求的专业性和深度。 DeepSeek回答： 芯片制造中的大马士革工艺详解 大马士革工艺（Damascene Process）是半导体制造中用于金属互连的关键技术，尤其在铜互连技术中占据核心地位。其名称源于古代大马士革城镶嵌金属的工艺，通过“先刻蚀后填充”的方式实现高精度金属线路的制备。以下从多个维度详细解析这一工艺： 一、历史背景与技术演进 起源与替代铝制程 传统铝互连在0.18微米以下制程中暴露出电阻率高、电迁移易失效等问题。1997年IBM首次提出大马士革工艺，以铜替代铝，利用铜的低电阻率（1.68 μΩ·cm vs 铝的2.82 μΩ·cm）和更强的电迁移抗性，显著提升了芯片性能479。 关键突破：铜难以通过传统干法刻蚀（生成固态副产物），大马士革工艺通过刻蚀介质层并填充铜，避免了直接刻蚀金属的难题79。 技术发展 从单大马士革（仅刻蚀沟槽或通孔）到双大马士革（同时刻蚀沟槽和通孔），工艺复杂度降低约20%，成本更优。双大马士革成为主流，尤其在28纳米及以下节点中，一体化刻蚀技术（如中微公司的动态极板间距调节设备）进一步提升了精度和效率2912。 二、核心工艺原理与流程 基本步骤 介质层刻蚀：在Low-k介电材料（如多孔SiO₂、FSG）上刻蚀出通孔（垂直连接）和沟槽（水平布线）11。 阻挡层与种子层沉积：通过物理气相沉积（PVD）生成Ta/TaN等阻挡层（防止铜扩散）和铜种子层（促进电镀）1011。 铜电镀与填充：电镀铜填充凹槽，确保无空隙（高深宽比下需优化电镀参数）79。 化学机械平坦化（CMP）：去除多余铜和阻挡层，形成平整表面1011。 双大马士革的两种路径 先通孔后沟槽：适用于65纳米及以上节点，通孔尺寸更小，需高精度光刻胶9。 先沟槽后通孔：45纳米以下节点采用金属硬掩模一体化刻蚀（AIO），减少介质损伤并优化关键尺寸控制911。 三、技术优势 性能提升 低电阻与高频特性：铜的低电阻率减少信号延迟，提升芯片速度，尤其适用于5G、AI等高带宽场景46。 高可靠性与抗电迁移：铜的抗电迁移能力比铝高10倍以上，延长芯片寿命411。 工艺兼容性 高互连密度：支持亚微米线宽（4纳米以下），推动3D封装（如混合键合技术）发展11。 简化流程：无需复杂金属刻蚀，直接填充铜降低缺陷率79。 四、关键技术挑战与解决方案 通孔电阻与材料创新 复合金属通孔：IMEC提出钨-铜复合结构，在10纳米通孔中电阻降低50%，同时提升热稳定性11。 阻挡层优化：采用超薄TaN/Ta阻挡层减少电阻并增强附着力11。 电迁移失效 逆流迁移控制：通过优化沟槽/通孔深径比（如W1=HD/D1, W2=HT/D2）和种子层沉积方向，减少空洞形成11。 高深宽比刻蚀与填充 深宽比>40:1的挑战：在3D NAND等存储器件中，需精准控制等离子体刻蚀参数（如射频能量、气体流量）以避免侧壁缺陷12。 空气间隙技术：通过选择性刻蚀在紧密间距中形成空气层，降低寄生电容811。 Low-k材料缺陷 多孔介质处理：采用低介电常数材料（如SiOCH）时，需避免刻蚀过程中的侧壁弯曲和阶梯缺陷，优化光刻条件11。 五、前沿发展与未来趋势 1.5纳米节点创新 半大马士革工艺：结合自对准图形化与间隙填充技术，支持14-22纳米金属间距，提升后段集成密度8。 混合高度金属线：定制不同高度的金属线优化电阻电容性能，适用于电源线与信号线分离设计8。 封装领域扩展 混合键合（Hybrid Bonding）：利用大马士革铜线路的平整表面实现芯片直接键合，推动2.5D/3D封装发展11。 TSV转接板应用：通过铜电镀填充硅通孔，提升封装互连密度10。 国产替代进展 设备与材料突破：中微公司开发的一体化刻蚀设备已用于28纳米以下逻辑器件，国产CMP技术（如华进半导体专利）在聚合物介质层处理中取得进展21012。 六、总结 大马士革工艺是芯片制造中铜互连的核心技术，其通过介质刻蚀与铜填充的结合，解决了微缩化制程中的电阻、可靠性和集成密度难题。随着先进节点向1.5纳米迈进，工艺创新（如半大马士革、混合键合）和设备国产化将成为突破关键。未来，该技术不仅推动逻辑和存储芯片的性能提升，还将加速先进封装与异构集成的发展2811。