塑封电子元器件温度失效机理研究

摘要： 应用非破坏性检测技术和破坏性显微分析技术对塑封电子元器件在温度循环试验中发生的失效进行了分析，通过研究缺陷发展的过程并结合现有检测标准要求，提出了对器件设计改进和完善现有检测标准的建议。 随着硅单芯片集成度不断提高，I/O 引脚数急剧增加，其功耗也随之增大，对集成电路的封装技术提出了更高的要求。尚未封装的半导体器件是十分脆弱的，金属化图形非常薄，甚至正常操作都容易使其受到损伤。同时，由于输入、输出引出端开路，电荷对地 没 有 任 何 通 路 ，使得 芯 片 对 静 电 放 电 损 伤（ESD）非常敏感，因此集成电路必须用封装的方法进行保护才能投入实际使用。在保护芯片的同时，封装中的缺陷在环境应力的作用下也会使元器件的性能和功能出现异常，因此研究塑封电子元器件的温度效应就显得非常重要。 封装形式包括含有腔体的封装和非腔体封装两类，其中腔体封装包括金属壳封装、陶瓷腔体封装等方式，非腔体封装则包括塑封、二氧化硅实体封装等形式。金属、陶瓷封装的电子元器件采用气密结构，可以在相当长的时间内防止污染物的侵入。无论液体、固体和气体，都无法对其内部结构造成腐蚀等损伤，在低温下也可减少由液态水造成的失效发生。这些特点非常有利于提高电路特别是有源器件的可靠性。然而，这类封装工艺复杂、成本较高、生产效率相对较低、传热途径单一、体积较大，影响了其进一步的发展。塑封元器件与气密元器件相比，成本明显降低，生产效率较高，芯片尺寸封装（CSP）已经可以使封装面积小于等于芯片面积的 1.2 倍，体积明显缩小。塑封元器件导热通路包括经过封装底板、引线的热传导和通过塑料传至空气的对流方式。模塑料的热导率较低，虽然 Emerson & Cuming 生产的 Stycast 2851KT 在常用的包封材料中热导率相对较高，却只能达到 2.8 W/（m·K），与 Al2O（3 热导率 17 W/（m·K））等材料存在较大差距。制造商通过外露管芯焊盘等方法使其导热能力明显增强，但仍需进一步提高[1]。 塑料封装为非气密封装，会使水汽或其他污染渗透到电路元件中；同时，内部结构界面，尤其是转角部位，常常存在缺陷。这些问题对元器件可靠性的影响，学术界目前尚无定论，各类检测标准中的判据也多基于统计方法，所以通过物理检测的方法评价塑封元器件的损伤机理就显得尤为重要。 1 分析方法 为了研究缺陷的发展，需要使用非破坏性检测手段对样品进行研究，并对失效样品使用破坏性手段进行解剖分析[2]。对非腔体封装样品进行非破坏性分析的主要检测方法主要包括 C-SAM 和 X 射线DR/CT[3]。对于 X 射线检测方法，图像衬度的产生，依赖于样品的密度。塑料封装材料与内部金属结构的衰减系数差距巨大，塑料封装的裂纹、空洞等缺陷在 X 射线穿透样品的同时，衬度就会降低到无法被观测到的程度，造成缺陷的漏检。传统的射线造影方法，多针对单一材料或密度差相对较低、同时缺陷尺寸相对较大的样品，例如人体造影所用的碘剂、钆剂等。使用注射等方法将造影剂注入需要造影的空间，但是这些造影剂与注入方法对于电子元器件来说，都无法达到满意的衬度。在试验过程中使用金属氧化物造影剂和真空渗透的方法对样品缺陷部位进行造影分析，对开放型缺陷的裂纹深度、宽度、扩展方向等进行观察。C-SAM 检测方法，主要用于检测样品内部分层的情况，包括塑封材料与基板、框架等界面的缺陷[4—5]。为了对样品温度效应进行研究，对样品进行了温度试验。为排除温度试验过程中封装吸水和分层处水汽对样品造成影响[6]，在每次进行C-SAM 后，将样品放入干燥皿内，干燥 72 h 后，再进行下一轮温度循环试验。 2 试验过程及数据 2.1 温度应力对分层缺陷的影响 塑封 元 器 件 内 部 经 常 存 在 分 层 缺 陷 ，在 GJB4027A—2006《军用电子元器件破坏性物理分析》工作项目 2.4.3 节中规定了使用 C-SAM 方法对塑封元器件检测的 6 个界面，其中 c 条规定了对基板边缘正面与塑封材料的界面进行检测。然而在 2.4.4 节中却未对该界面的缺陷判据作出明确的说明[7]，该处确实出现分层现象较多的区域。在对 100 只 74LS245塑封集成电路的试验中发现，30%以上的样品在该界面存在缺陷。关键是研究这些缺陷是否会扩展，造成样品的最终失效。 为了研究缺陷的扩展，对样品进行 0～85℃的温度冲击试验[8]。温度冲击液体介质为全氟聚醚，每进行一次温度冲击，对样品进行 C-SAM 检测和电性能测试。所有存在缺陷的样品，经过温度试验后都发生了分层缺陷的扩展，但除个别样品外，多数样品在经过 3～4 次试验后，缺陷就会停止扩展；同时，缺陷范围停留在基板范围内，典型 C-SAM 图像如图 1所示。这时，缺陷对样品的电性能不会造成任何影响。在筛选过程中，使用类似的试验方法，通过对少量样品进行试验，确定缺陷发展的边界条件，就可以为筛选条件的选择提供客观依据，非常有利于提高筛选的效率。 2.2 温度效应对键合线损伤 在与温度相关的环境试验中，经常出现元器件在高温或低温状态下参数漂移而开路、常温下恢复正常的情况。这些情况的发生一方面可能与界面层的水汽有关[9]，另一方面还与热膨胀系数不匹配有关。目前，某些研究认为硅片与塑封材料热膨胀系数相差较大（塑封材料约为 25 × 10-6 ℃-1，硅约为 2.3×10-6 ℃-1），热膨胀系数不匹配，会造成样品芯片表面的损伤，造成最终失效[10]。在试验中发现由于键合线包埋在封装材料中，热膨胀系数的不匹配会使界面处键合线反复受力，形成疲劳断裂。在变化早期，由于反复作用，受力处裂纹逐渐萌生，低温状态时，分层距离变大，接触面积变小，甚至断开，造成参数偏移或开路。恢复至常温后，分层尺寸变小，键合线裂纹处碰触恢复连接，电性能和功能恢复正常。上述试验中电参数出现低温异常、常温恢复现象的样品，开帽后内部 SEM图像如图 2 所示。图 2a 是该芯片的低倍照片，清晰地反映了该器件有键合点断裂，而该键合点对应的引脚正是电性能异常的引脚；图 2b 为断口形貌，从图中可以看出裂纹从右下角处萌生，裂纹扩展区有相互平行的疲劳条带，条带宽度随裂纹的发展而增大。靠近瞬断区有二次裂纹产生，断口有河流状解理花纹，瞬断区较光滑，此断口具有明显的疲劳断裂特征。 2.3 硅橡胶灌封器件的温度效应 目前，电源模块、隔离放大器等复杂的器件多采用硅橡胶灌封，以保护和固定内部连接线及其它结构，同时增加散热通道。这些特性与塑封器件完全相同。然而，有些类型的硅橡胶在固化过程中会发生收缩，从而在内部产生应力。这类器件内部有着许多不同界面，在正常温度下，硅橡胶在各界面处有较强的粘结力，粘结力与内应力保持平衡，不会造成分层等现象的出现；在低温条件下，硅橡胶材料会发生收缩，并且在温度低于 Tg后，硅橡胶会转变为玻璃态，失去原有的弹性，界面处原有的连接失效；当温度恢复常温后，硅橡胶恢复弹性，由于没有界面处的拉力平衡内应力，橡胶在内应力作用下收缩，从而出现较大尺寸的开裂。如果有连接线穿过该处，就有可能在两侧封装材料的拉力作用下发生断裂。 一只失效的隔离放大器 X 射线三维CT 结构如图 3 所示。该样品在-75 ℃条件下出现输出异常。通过对样品进行高倍放大 DR 分析，发现输入端 4 根线圈引出线中的 1 根存在断裂现象，这处断裂直接造成器件的输出电压异常，如图 4 所示。 使用光学显微镜对解剖后的失效样品进行观察，发现失效样品内部断线对应线圈外包裹的光滑塑料外套与硅橡胶灌封材料存在明显开裂现象，断线处垂直上方裂缝宽度可达 282 μm。同一线圈对侧位置未发现类似现象，如图 5 所示。 对样品进行进一步解剖，剥离出断线断口，使用扫描电子显微镜对断口进行分析。断口呈现明显的应力积累损伤特征，说明该断裂是在多次应力的作用下产生的，断口形貌如图 6 所示。综合分析表明，该样品是由于低温条件下灌封料收缩产生应力，造成灌封料与光滑的线圈包覆层之间开裂。由于线圈引出线固定于封装材料中，应力直接作用于线圈引出线。在温度循环过程中引出线所承受的应力超过其强度，多次积累损伤使引出线断裂，造成器件失效。 由于硅橡胶内应力的存在，造成分层极易沿各界面扩展。通过使用一些刚性材料隔断连续界面，可以很好地抑制分层的发展。通过使用 X 射线造影剂和真空渗透方法，对封装材料与引脚存在分层的样品进行 X 射线图像增强分析，发现封装材料的开裂只延伸到引脚固定隔框附近就停止扩展，未延伸至内部主要功能区，有效保护了内部结构。引脚造影前与造影后如图 7 所示。 3 结论 通过以上案例对塑料封装电子元器件的温度效应进行了分析和研究，得到了以下结论。 1）对于塑封电子元器件中存在的界面分层缺陷，虽然其在环境应力作用下会发生扩展，但这种扩展在经过一定的试验后会达到极限。这种特征可以应用于塑封电子元器件的筛选过程，提高产品的可靠性。 2）热膨胀系数不匹配会使界面处产生应力，如果键合线穿越分层界面，那么在温度应力的作用下，会使键合线发生疲劳断裂，使器件出现功能、性能的异常。因此，在检测中需要对这类缺陷特别注意。 3）硅橡胶灌封器件中，由于灌封材料内部存在收缩产生的内应力，在低温条件下容易在光滑界面处发生分层，造成失效。因此，在使用此类器件时，必须要注意使用温度极限，防止分层的发生。同时对于自行生产的灌封组件，可以在一些连续界面处设置加强框等分隔结构，阻止缺陷的扩展，提高产品的安全性。

芯片晶圆堆叠过程中的边缘缺陷修整

使用直接晶圆到晶圆键合来垂直堆叠芯片，可以将信号延迟降到可忽略的水平，从而实现更小、更薄的封装，同时有助于提高内存/处理器的速度并降低功耗。目前，晶圆堆叠和芯片到晶圆混合键合的实施竞争异常激烈，这被视为堆叠逻辑与内存、3D NAND，甚至可能在高带宽存储（HBM）中的多层DRAM堆叠的关键技术。垂直堆叠使得芯片制造商能够将互连间距从35µm的铜微凸点提升到10µm甚至更小。 然而，垂直堆叠也伴随着成本问题，这使得芯片制造商急于寻找减少晶圆边缘缺陷的方法。这些缺陷显著影响了晶圆上所有芯片的良率，而晶圆键合需要极为平坦、无缺陷的300mm晶圆。为了更好地控制整个晶圆加工过程中的晶圆边缘缺陷，以及在融合和混合键合过程中，工程师们正在微调新旧工艺。这些工艺包括一系列技术，涉及晶圆边缘的湿法和干法蚀刻、化学机械抛光（CMP）、边缘沉积和边缘修整步骤。 性能和功率效率的提升是显著的，先进封装正在通过芯片堆叠实现更高的处理速度和能力，将内存更接近CPU和GPU，将信息传输的线路缩短，从而加速计算。数据传输仍然占据芯片成本的很大一部分，通常需要进行几十到几百次内存访问，也许你只有两到四个周期来获取你需要的值。系统如果能将内存更靠近处理器，将大大提升性能。而且，通过垂直堆叠发送信号，相比将信号从芯片传输到外部内存再返回的长距离传输，能显著节省能量消耗。 工艺也在针对先进封装的特定需求进行优化。例如，Lam Research与其合作伙伴CEA-Leti优化了一种面向先进封装应用的边缘沉积工艺，该工艺已于去年推出。在晶圆薄化之前，对键合晶圆的边缘进行沉积，可以提供增强支撑。这些结构需要材料来填补边缘的空隙，因此沉积的薄膜作为支撑层起作用。否则，在CMP过程中，由于去除速度在边缘更快，设备晶圆可能会在边缘发生开裂，导致形成缺口，这种缺口最终可能导致晶圆间隙接近零。如果没有边缘沉积，晶圆在薄化过程中可能会发生边缘开裂，严重影响良率。 使用基于人工智能的先进工艺控制（APC）软件，工程师可以提高整个晶圆以及堆叠中晶圆之间的均匀性分析。APC涵盖等离子体限制、薄膜均匀性、光刻工艺的均匀性等方面的分析。准备进行混合键合的晶圆必须满足严格的工艺规格，以确保高良率的混合键合，例如极为平坦（<1nm的中心到边缘非均匀性）、无颗粒的晶圆、出色的晶圆/晶圆或芯片/晶圆对准、<200nm的芯片放置精度等。晶圆边缘缺陷包括颗粒、崩边、划痕、薄膜剥离、晶圆处理过程中造成的损伤，这些缺陷可能会脱落并成为影响产品良率的缺陷。 CMP挑战 CMP（化学机械平坦化）最早由IBM在1980年代末期为引入铜大马士革互连技术而开发，它为平整化晶圆并在更薄的封装中增加更多功能提供了巨大的支持。晶圆平整度、控制边缘滚落以及减少颗粒是CMP的关键目标。如今，除了在平整化浅沟槽隔离、介电材料和BEOL互连中的铜时使用外，晶圆研磨和CMP还在优化过程中被用于在键合后显著薄化300mm硅晶圆的背面。 器件晶圆的质量也取决于起始硅的质量，晶圆边缘的处理一直是一个问题。因为边缘没有邻近材料，所以会发生不连续性或突变，改变了这些区域的物理特性。在裸硅晶圆的抛光过程中已经采取了一些措施来弥补这种变化，例如使用保持环。在这个CMP过程中，保持环支持晶圆在抛光夹具中，而晶圆边缘仅与保持环接触的部分非常小，裸硅晶圆边缘本质上被塑造成三个部分——一个锥形部分、更钝的边缘，再一个锥形部分，这被证明是理想的设计，有助于提高CMP性能，相比之下，圆形边缘的效果较差。 通量对所有晶圆工艺至关重要，如果CMP操作过快，就会引入非均匀性，并且有更高的机械损伤风险。因此，必须在最大化去除速率和保持均匀性、缺陷控制之间找到一个非常微妙的平衡。CMP设备供应商，如应用材料（Applied Materials）、江森自控技术（Ebara Technologies）和Axus Technology，与垫片和化学液体供应商一起，针对每个应用优化晶圆和晶圆间的均匀性，为目标工艺应用设计整个方案（化学试剂、抛光片、修整盘、P-CMP清洁剂）。 化学和机械工程师会考虑化学试剂、抛光片、修整盘的组合，控制CMP垫片的各种特性，包括刚性或硬度。颗粒的大小、分布和组成极为重要，因为这些特性部分决定了去除速率在晶圆之间的变化情况，表面图案工程和优化的抛光垫技术也被采用，同时还会使用实时传感和反馈技术，以便用户在CMP过程中及时调整并进行修正。CMP和湿法/干法蚀刻工艺都在专用设备上优化，以去除晶圆边缘的缺陷。 干法与湿法刻蚀 倒角刻蚀已投入生产约15年，旨在通过去除任何不需要的材料，如会损坏晶圆或从倒角移动到晶圆中心的颗粒缺陷来提高良率，需要在整个生产线上实施倒角刻蚀，因为工艺流程中有些环节会积聚这些材料。刻蚀设备经过优化，可去除晶圆边缘上的任何类型薄膜，无论是介电材料、金属还是有机物。在倒角的反应离子刻蚀（RIE）过程中，晶圆被上、下两块板固定，以确保只有晶圆的边缘、倒角部分和背面边缘暴露在外。 刻蚀过程根据客户和具体工艺流程的不同有不同的使用方式，一些客户等到积累了多层薄膜后，再清理至硅表面；而有时他们只是去除一层，比如用于深刻蚀NAND流程的厚碳硬掩模，这种碳掩模也是导电的，可能导致RIE腔室内的电弧，倒角刻蚀可以解决这些潜在的污染问题。 尽管湿法和干法清洁工艺各有其优势，但设备制造商通常会根据高产量生产选择其中一种。随着技术节点的缩小，这个问题变得更加重要，因为人们希望从晶圆边缘获得更多的良品。目前我们有一个2毫米的边缘排除要求，而客户更希望是1毫米，所以晶圆边缘的缺陷变得越来越重要。 为了成功处理这些薄晶圆，在最终研磨/薄化步骤期间及之后，设备晶圆首先会与一片符合半导体行业标准的玻璃晶圆或硅载体晶圆进行键合。在键合步骤之前，这些晶圆将至少经过一步CMP处理步骤、随后的CMP后处理清洁步骤和键合过程本身。如果这些步骤不能达到关键质量要求，键合晶圆的边缘可能会出现空洞，甚至可能影响整个接合面。 例如，如果你有一层硅氮氧化物薄膜，可能会因为倒角处粘附力较弱而发生剥离。如果是像氮化钛（TiN）这样的材料，由于热应力也可能会发生剥离，因此可以用SC1清洁，而且对于去除背面聚合物也有类似的应用。经过等离子刻蚀后的薄膜，背面会有聚合物附着在边缘。CMP后也可能会有剥离现象。你需要去除这些，以防止剥离部分重新沉积在晶圆前面，造成缺陷并影响器件。 由于薄晶圆的处理和加工是一项挑战，大多数芯片制造商使用暂时键合技术，将晶圆键合到玻璃晶圆上，以便在加工过程中提供支持。对于这些非常薄的应用，尤其是当晶圆的厚度被薄化到仅为200µm时，客户使用Tyco环来固定晶圆，因为弯曲是最大的难题。 干法沉积 NAND设备是Lam公司首次开发倒角沉积的关键应用。倒角沉积系统沉积保护性的二氧化硅层，最早开始为3D NAND设备进行边缘沉积，现在它已经扩展到其他应用，其中最有趣的用途之一是支持3D封装的键合晶圆应用。沉积可以发生在正面、倒角或背面上的前几个毫米，从几百埃的厚度到几微米的材料。 另一个目前处于研发阶段的新应用是沉积薄的氮化硅薄膜，以控制铜污染。对于现有的应用，Lam公司的工程师预计每一步的良率提升将在0.2%到0.5%之间。 晶圆薄化与边缘修整 用于先进器件的基底硅晶圆薄化会引入显著的应力，当将其薄化时，基底硅变得越来越薄，因此会揭示出多个热应力和机械应力，表现为变形。例如，对于NAND和先进逻辑器件来说，剩下的硅几乎没有了，剩余的全是金属堆叠，而这些金属层会增加应力。 为了更好地理解去除的硅量，可以考虑原始晶圆的厚度。对于300毫米硅晶圆，原始厚度为775微米，经过所有器件加工后，薄化至35到50微米。尤其是当你开始考虑‘内存计算’的概念时，你将逻辑芯片直接堆叠在非常高性能、高带宽的内存之上，这样就涉及到完全不同的器件和完全不同的力和应力，这些应力存在于两者之间。 边缘修整过程是一种湿法工艺，可以去除晶圆外缘的1到1.5毫米，可以在预粘接或粘接步骤时进行。但假设你正在进行融合粘接，每个晶圆都有CMP滚落，然后基本上就是倒角。所以如果你将它们粘接在一起，始终会有一个区域没有完全填充。基本上会有一个非常非常小的间隙，慢慢地变为零。如果你现在开始研磨它，那个区域会变得非常脆弱，因为修整过程就像用刀修边。因此，如何控制这个边缘并管理它，目前是一个热门话题。 在芯片到晶圆的粘接中，芯片边缘的凸点非常容易受到应力的影响。如果设计人员无法改变应力分布，就必须调整设计规则，将I/O引脚移到芯片的中心。在晶圆到晶圆的粘接中，比如用于HBM时，晶圆边缘的凸点最容易受到应力影响。你会发现边缘有倒角，这很难控制，而且可能会有应力放大的边缘损伤。人们正在寻找不同的方法来解决这一问题。晶圆边缘修整在晶圆到晶圆的粘接、批量硅去除和CMP之前进行。许多传统的CMP供应商提供边缘修整工艺。 结论 晶圆边缘缺陷是制造中面临的重要挑战，正在通过CMP、干湿刻蚀、边缘沉积和晶圆边缘修整等方式加以解决。尽管一些领先的器件制造商已经在生产中使用了混合粘接技术，但它仍然是一个相对不成熟且成本较高的过程。通过专门为晶圆堆叠优化这些工艺，更多行业领域将能够使用这一赋能技术。 参考文献，见详细文件 半导体芯片切割加工品质的评价方法 方素平 小森雅晴 赵宇 植山知树 广恒辉夫 梅雪松 （西安交通大学 机械制造系统国家重点实验室 日本京都大学 工学院精密工学系 ∙陕西省计量科学研究院 日本 TOWA 株式会社） 摘要： 在对日本一些著名半导体生产企业实际生产中所用的质量控制方法和企业生产规范进行认真分析的基础上，提出了一组具有代表性的主要检测项目和相应的检测方法。设计了一组芯片切割实验方案并进行了切割实验，对所提出的检测项目及要求逐项进行了检测。明确了在正常切割条件下各项指标出现不合格品可能性的大小，证明了所提出的检测项目和检测方法对于控制芯片切割品质的有效性。研究成果对于芯片切割加工品质评价方法的规范化和标准化，对于高速切割机的设计和切割工艺的制定等均具有重要的参考价值。 0 引言 随着半导体制造技术的进步，大规模集成电路的集成度越来越高，除 CPU 芯片和大规模存储器芯片等少数芯片外，在笔记本计算机、液晶显示器、数码相机、手机及各种随身携带的视频与音像制品中大量使用的 IC 芯片，其成品的外形尺寸已经变得非常小。 本文主要就采用高速切割机切割半导体芯片切割品质的评价方法进行探讨。在对国际上的现行评价方法进行充分分析之后，进行了大量的切割实验，并对实验结果进行了分析和对比，在此基础上提出了一套可以有效控制半导体芯片切割质量的实用性评价方法及其相应的评价指标。 1 芯片切割加工品质的现行评价方法 目前国际上对芯片切割加工品质的评价指标有很多，没有形成统一的标准，世界著名企业都有自 己的质量控制方法或生产规范［1-2］ ，较小的企业则参考著名企业的做法制定出自己的检测项目。在这些企业自定的质量控制和评价指标中，有些项目是一致的，但具体指标值也有所不同，而有些项目则完全因企业而异。从日本几家著名半导体制造企业实施的检测项目中可以找出一些具有代表性的主要检测项目，将其列于表1中［1-2］ 。按照检测方法的不同，这些主要检测项目可以分为芯片总体外观的观测项目和芯片切断面形状尺寸的检测项目两大类。 芯片总体外观的观测检查被认为是非常重要的，它可以给发生故障或出现某种问题的产品提供很多有益的信息，以帮助查明原因。对于刚切割成片的芯片，其主要检查项目有：芯片外观检查、管脚缺损、管脚脱落、芯片的洗净度、断面上的金属粘结、切断面的表面质量，等。这些项目一般采用光学显微镜或工具显微镜人为地进行观察和测量，因为现行的检查方法中大多没有规定具体的判断指标值，观察和测量的结果受人为因素的影响较大。但切断面的表面质量一般参照机械制造行业粗糙度的定义和检测方法给出较为具体的指标值，检测时也用表面粗糙度计进行精确测量。 芯片切断面的形状和尺寸的检测项目主要有：芯片外形尺寸、切断面的角度、芯片外形中心与内部电路中心的偏离、切边的垂直度、崩碎坑的大小，等 （见 图 1）。其 中，芯 片 外 形 尺 寸 A、 B、C、 D 的公差一般参照机械制造行业长度量的公差给出，如±0∙1mm 等；断面的角度在每个断面上各有2个，如图1 （a） 中的 E、 F 和 G、 H；切边的垂直度指芯片正面相邻2边的垂直度误差；芯片外形中心与内部电路中心的偏离用从芯片断面到四个角上的小球中心的尺寸之差来衡量，如图1 （b）中的 I、 J、 K、L；崩碎坑系指断面上的树脂在切割过程中出现崩碎而形成的坑，目前一般仅用崩碎坑的直径 L 来衡量其大小并进行判断 （见图2）。 上述切断面的形状尺寸的检测项目多用工具显微镜来检测和观察，有条件的企业也用三坐标测量机等精度更高的检测设备来测量。 2 芯片切割实验的条件和实施方法 为了对芯片在不同的切割条件下的切割品质进行分析和评价，从中找出一些具有普遍意义的规律，对实用中的评价方法进行修改，提出一套适用的评价方法，设计了一组切割实验。芯片切割实验的切削条件如表2所示，所用的砂轮为一种圆型薄片砂轮，砂轮的安装位置为其外圈最低处，低于被切割基板的底边0∙1mm，以保证将被切割基板切断［3］。 切割时所用的主轴转速 v轴 和进给速度如表3所示。由于所用切割机的最高转速为30000r／min，实验时所用的转速不能超过这个值。常见的芯片基板有有机材料基板和铜板基板两种，对于有机材料基板，其进给速度 v有机板可以高一些，目前生产中常用50～80mm／s，实验时最高 做 到 了310mm／s；对于铜板材料基板，其进给速度 v铜板 要低一些，生 产 中 常 用20～30mm／s，实 验 时 最 高 做 到 了200mm／s。将表3中的主轴转速和进给速度进行排列组合，分别进行切割实验，并对切割完的芯片逐项进行检测和分析。 3 芯片切割实验的结果及其分析 3∙1 芯片总体外观的观测结果 在工具显微镜下对上述实验中切割出来的各种不同芯片进行观测，得到的结果如下： 3∙1∙1 芯片外观检查 外观检查的项目主要有：芯片有无破损、有无发生变色、有无出现剥离、有无裂纹及其大小等。检查结果表明，在正常的切割条件下，出现上述明显缺陷的可能性极小。但对于重要的芯片，应该特别注意裂纹的检查，因为裂纹比较难以发现而常常出现遗漏，而裂纹中容易渗入湿气和其他杂质，是导致芯片出现故障的重要原因。国外常用荧光液渗透法来查微小的裂纹，效果比较好［1］ 。 3∙1∙2 管脚缺损或脱落 这类芯片的管脚以小圆球形居多，如图3所示。检查结果表明，没有发现管脚脱落或较为明显的缺损，发现个别芯片上的管脚有少许轻微的机械性损伤，认为是由其他原因所致而非由切割所引起。说明正常切割情况下由切割致伤管脚的可能性极小。 3∙1∙3 洗净度 洗净度主要检查以下项目：高速切断时所产生的树脂粉末、水分、油脂成分及其他残渣异物有无附着在管脚等处，因为这些绝缘性材料如果附着在管脚等处，将直接影响到芯片的正常工作。检查结果表明，在正常洗净工艺下几乎没有发现明显的上述附着物，说明切割本身并不会导致更难洗净，但如果在切割时采用胶带纸来粘贴固定芯片，则应特别注意胶带纸的残留。 3∙1∙4 金属粘结 金属粘结主要是芯片机体内的铜丝在切断过程中发生的，由于铜的韧性很好，一般都会不同程度地发生粘连，需要对断面中铜丝的粘连程度进行检查。由于粘连情况的复杂性，目前也没能像机械制造行业那样给出具体的数字来进行判断，检查时仍有赖于人的经验判断。检查结果表明，在主轴转速较高时发生粘连的程度较轻，难以看到有明显的粘连 （见图4 （a）），基本上属于正常的范围之内，但转速较低时应引起注意［3］ 。 3∙1∙5 切断面的表面质量 切断面的表面质量指的是其表面粗糙度，但由于芯片的切断面不同于机械零件的表面，没有配合、接触、承受载荷等方面的要求，实际给出的粗糙度值都非常低。实验结果表明，采用高速切割法切断的芯片，其断面比较光滑 （见图4 （b）），实测的粗糙度值一般都小于有关厂家所提出的值。因此，正常切割时实际上没有必要采用粗糙度计来监测。但在主轴转速较低时，其表面粗糙度较差 （如图2所示），有可能出现不合格品［3］ 。 3∙2 芯片切断面的形状和尺寸的检测结果 芯片切断面的形状和尺寸的检测也在工具显微镜上进行，检测结果如下： 3∙2∙1 芯片外形尺寸 实际切割出来的芯片有可能出现倾斜的情况。因此，检测时芯片外形的长和宽均采取在两端分别进行检测的方法，将同一芯片两端的尺寸都检测出来，如图1 （a） 中的 A 和 C 及 B 和 D。判断时不仅要对单个尺寸的检测结果进行判断，还要算出两端尺寸之差，根据差值判断是否被切成了喇叭口形等。检测结果表明，以通常的速度进行切割时，芯片的外形尺寸精度都能满足要求，但在主轴转速较低，特别是进给速度较快时，会出现少量的尺寸不合格品［4-6］ 。 3∙2∙2 切边的垂直度 检测结果表明，以通常的切割速度进行切割时，芯片四边的垂直度一般均能满足要求，但在主轴转速较低，和 （或） 进给速度较快时，会出现个别不合格品。 3∙2∙3 切断面的角度 检测结果表明，用现行的切割速度，即主轴转速为30000r／min，有 机 材 料 基 板 的 进 给 速 度 为50～80mm／s，铜 板 材 料 基 板 的 进 给 速 度 为20～30mm／s进行切割时，切断面的角度误差一般均在精度要求的范围 （±2°） 之内，但随着主轴转速的降低，和 （或） 进给速度的加快，出现的不合格品数将增多 （见图4 （c）），切削速度对切断面角度误差的影响较为显著［4-6］ 。 3∙2∙4 外形中心与内部电路中心的偏离 检测结果表明，此项误差相对较小，在正常切割的情况下，一般均能满足要求，说明所用的切割机具有较高的定位精度。 3∙2∙5 崩碎坑的大小 检测结果表明，用现行的切割速度进行切割时，崩碎坑 （见图2） 一般较小，除个别之外，绝大多数均能满足要求，但随着主轴转速的降低，和（或） 进给速度的加快，不合格品将显著地增加，切削速度对崩碎坑的影响很大［4-6］ 。 4 结语 通过大量的芯片切割实验，并对实验中切割出来的大量芯片按所提出的评价指标和检测方法逐项进行了检测，证明所提出的检测项目和检测方法对于控制半导体芯片的切割质量是有效的和可行的。指出了在正常切割条件下切断面的直角度和崩碎坑两项指标出现不合格品的可能性较大，在主轴转速较低或进给速度较快时，这两项指标出现不合格品的可能性将进一步增大。研究成果对于半导体芯片切割加工品质的评价方法的规范化和标准化具有一定的指导意义，对于相关企业的质量控制具有一定的实用价值，对于切割机的设计和切割工艺的制定具有重要的参考价值。 主轴转速对半导体芯片切割品质的影响 方素平 小森雅晴 赵宇 植山知树 廣恒辉夫 梅雪松 西安交通大学机械制造系统国家重点实验室 京都大学 陕西省计量科学研究院，西安T OW A 株式会社 摘要： 针对目前大量使用的有机材料基板芯片和使用量相对较少的铜板基板芯片，分别设计了一组实验，并对由实验切割出来的芯片的主要评价项目逐项进行了检测，明确了主轴转速对两种芯片的外形尺寸误差、芯片的喇叭口现象、切断面的角度误差、崩碎坑的数量和大小、表面粗糙度等的影响；得出了不管是哪一种基板的芯片，出现不合格的主要是崩碎坑指标这一结论。通过分析和比较，得出了实际使用的主轴转速不宜低于15000r／min 这一对于高速切割机的设计和切割工艺的制定具有重要参考价值的结论。 0 引言 由于大规模集成电路制造技术的进步，除了CP U 芯片和大规模存储器芯片等少数芯片之外，目前在笔记本计算机、液晶显示器、薄形电视机、手机及各种随身携带的视频与音像器件中大量使用的 IC 芯片，其外形尺寸已经被做得非常小。在制造过程中，这类 IC 芯片常被整齐而又紧密地排列在一块基板上，封装时常常将这些紧密排在一起的几片至几十片甚至上百片的芯片当作一个大块，在同一模具腔内用树脂将其一起封装起来，然后将其进行纵横切割，切成一片一片的芯片［1］ 。将做在基板上的芯片切成单片的芯片，这一工作目前一般采用高速切割机来完成［2］ 。本文探讨了采用高速切割机切割芯片时，切割机主轴的转速对芯片的切割品质的影响，在大量的切割实验的基础上，对实验结果进行分析和对比，揭示主轴转速对半导体芯片切割品质的各项评价指标的影响规律，为半导体芯片切割工艺的制定和半导体芯片切割机的研发提供理论依据。 1 主轴转速对芯片切割品质影响实验 为了查明主轴转速对芯片切割品质的影响，并进一步找出其内在的规律，我们设计了一组半导体芯片的切割实验。切削条件如表1所示，所用的砂轮为一种圆型薄片砂轮，其参数见表1，砂轮的安装位置为其外圈最低处低于被切割基板的底边0∙1mm，以保证将被切割基板完全切断。切割时所采用的进给速度因被切割基板的材料的不同而不同，对于有机材料基板，其进给速度采用稍高于 目 前 生 产 中 的 实 用 速 度 （ 一 般 为 50～80mm／s） 的100mm／s；对于铜板材料基板，其进给速度则采用目前生产中常用的20mm／s。有机材料基板切割实验时采用高于目前生产中常用的进给速度的理由是，课题组在以往所进行的切割实验的结果表明，适当提高进给速度不会明显影响有机材料基板芯片的切割质量。 切割时所采用的主轴转速是个变数，其值如表2所示，因高速段的影响相对较小，所以实验时高速段的主轴转速间隔相对较大，而低速段的取值则较 密。由 于 所 用 的 切 割 机 的 最 高 转 速 为30000r／min，实验时所用的转速不能超过这个值。实验时因半导体基板材料的不同以表2中的主轴转速分别切割8组芯片，并对切割完的芯片逐项进行检测和分析。 2 测试项目和评价方法 主轴转速对切割品质的影响实验的检测项目见表3。其中，芯片的总体外观观测项目中的外观检查、圆球（管脚）缺损与脱落、洗净度、金属粘结等采用工具显微镜进行观测，但因为这些项目普遍没有设定具体的数值判断指标，实际操作中受观测者的主观因素的影响较多［1］，比较难以直接进行比较，本实验只把这些项目作为观察项目，而不列入重点检测与比较项目。 在芯片切断面的形状尺寸检测项目中，根据以往的实验及研究的结果［1，3，4］ ，筛选出影响较为显著的几个项目，即芯片外形尺寸误差及其两端尺寸之差的值、切断面的角度误差、崩碎坑的大小，以及切断面的表面质量等为重点检测对象，对这些项目进行精确检测、重点比较和分析。而对于从芯片断面到四角球中心的尺寸，即芯片外形中心与芯片内部的电子元件部分的实际中心的偏离和切边的垂直度这两项，将对其进行精确测量，但因主轴转速的变化对这两项的影响并不显著，本实验不将其列入重点比较对象。 3 主轴转速对切割品质影响实验 3．1 主轴转速对芯片外形尺寸的影响 由于实际切割时有可能将芯片切成喇叭口形，因此，检测时采取对芯片的长和宽的两端均进行检测的方法，将同一芯片两端的尺寸（图1中a、b、c 和 d）都进行了检测，检测及其处理结果如表4～表6所示。 表4为以不同的主轴转速切割出来的8组有机材料基板芯片的外形尺寸误差的绝对值的平均值（绝对平均值），表中的两组数据为芯片的长和宽的尺寸误差的绝对平均值。由表4可见，随着主轴转速的降低，长和宽的尺寸误差的绝对平均值都成明显的增大趋势，说明切出来的芯片的尺寸误差随着主轴转速的降低而增大。实验结果还表明，仅仅在主轴转速为8000r／min 时查到有一个芯片的尺寸超差。 表5为8组铜板基板芯片的外形尺寸误差的绝对平均值，表中的两组数据分别为芯片的长和宽尺寸误差的绝对平均值。由表5可见，随着主轴转速的降低，长和宽的尺寸误差的绝对平均值出现不稳定的现象，实验结果未查到有尺寸不合格的芯片。 表6和表7分别为主轴转速不同时切割出来的8组有机材料基板芯片和8组铜板基板芯片两端外形尺寸之差的绝对平均值。由表6可见，随着主轴转速的降低，有机基板芯片两端外形尺寸之差的绝对平均值增大，说明芯片形状呈喇叭口的现象逐渐严重。由表7可见，主轴转速降低时铜板芯片的喇叭口现象没有有机材料基板芯片那样明显，但呈现出不稳定现象。 出现上述现象的主要原因是，主轴转速降低时每转的进给量将增大，每转切除的材料增多，切割力将增大。对于切割时进给量较大的有机材料基板芯片，切割力的增大非常显著，包括薄形砂轮、被切割基板和真空吸附工作台在内的切割系统将发生变形，明显影响到了尺寸的切割精度。而对于进给量较小的铜板基板芯片，其切割力本身较小，由每转进给量的增大而增大了的切割力仍然较小，对尺寸误差的总趋势的影响尚不明显。 实验结果表明，主轴转速在10000r／min以上时，主轴转速对有机材料基板芯片外形加工尺寸的影响均在允许范围之内，而对于铜板基板芯片，实验中所用的主轴转速均可适用，即该项目只要求主轴转速不低于10000r／min。 3．2 主轴转速对芯片切断面角度的影响 表8为主轴转速不同时切割出来的8组有机材料基板芯片和8组铜板基板芯片的切断面角度误差的平均值，以及上述各8组芯片中查出的不合格芯片的个数。从表8可以看出：对于有机材料基板芯片，随着主轴转速的降低，其切断面角度误差的平均值的绝对值呈明显增大趋势，而对于铜板基板芯片则没有有机材料基板芯片那样明显；无论是有机材料基板芯片还是铜板基板芯片，随着主轴转速的降低出现角度不合格的芯片数都将增加，但相对于铜板基板芯片，有机基板芯片的现象更为明显。 出现上述现象的主要原因是，每转进给量的增大将使切割力增大，对于进给量较大的有机材料基板芯片，增大后的切割力将使切割系统发生较为显著的变形，从而对切断面的角度精度的影响也较明显。而对于进给量较小的铜板基板芯片，增大后的切割力仍然较小，对切断面角度误差的影响尚不明显。该实验结果表明，要使切断面的角度误差全部在允许的范围之内，要求主轴转速不低于20000r／min，即使允许有少量芯片超差，其转速一般也不宜低于12000r／min。 3．3 主轴转速对芯片上的崩碎坑的影响 表9为主轴转速不同时切割出来的各组有机材料基板芯片和铜板基板芯片上出现的崩碎坑的总数，即各组中每块芯片上观察到的崩碎坑的数量之总和，以及上述各组芯片中查出的崩碎坑不合格芯片的个数。从表9可以看出：对于有机材料基板芯片，随着主轴转速的降低，其崩碎坑总数呈明显增大趋势，而对于铜板基板芯片则反而呈下降趋势；崩碎坑不合格的有机材料基板芯片始终很多，但崩碎坑不合格的铜板基板芯片则随着主轴转速的降低反而有所减少。 出现上述现象的主要原因也在于每转进给量的变化而引起的切割力的变化，其情况与前述完全相同。但至少从铜板基板芯片的实验结果中可以看出，每转的进给量并不是越小越好，可能存在着一个最佳值，这一点将在后续的实验研究中作进一步探讨。 3．4 主轴转速对芯片切断面粗糙度的影响 表10为主轴转速不同时切割出来的有机材料基板芯片和铜板基板芯片的切断面粗糙度 R a的平均值。由表10可见，随着主轴转速的降低，芯片切断面的粗糙度的平均值将增大，说明切断面的表面将变得更加粗糙。这一趋势对于有机材料基板芯片非常明显，而铜板基板的芯片则并不是那么明显。由于所定的粗糙度值较低，实验结果没有发现粗糙度不合格的芯片。 出现上述现象的主要原因是，每转进给量的增大使每转扫过的材料区域增多，单位面积通过的砂轮磨粒数将减少，粗糙度将增大。对于进给量较大的有机材料基板芯片，其影响较为显著，而对于进给量较小的铜板基板芯片，其影响尚不明显。 4 结论 （1）主轴转速降低时，对芯片的外形尺寸误差、芯片的喇叭口现象、切断面的角度误差、崩碎坑的数量和大小、表面粗糙度等都有不同程度的影响，且对于有机材料基板的芯片，这些影响是非常明显的，而对于铜板基板芯片，这些影响则表现出不是很明显，有出现不稳定（外形尺寸）甚至于往好的方向发展（崩碎坑）的情况。 （2）出现上述现象的主要原因是，每转进给量增大时砂轮每转扫过的材料区域增多，切割力增大，从而引起粗糙度下降，尺寸和角度的切割精度下降。但每转的进给量也并不是越小越好，可能存在着一个最佳值，这一点有待于进一步探讨。 （3）无论是有机材料基板芯片还是铜板基板芯片，出现不合格的主要是崩碎坑，且提高主轴转速也不能改善现行指标中由崩碎坑而导致的不合格率。建议在不影响半导体芯片的实际使用的情况下，适当放松崩碎坑的检测指标。 （4）在实验所用的切削条件下，主轴转速在15000r／min以上时，各项检测指标的影响都不是很明显，但转速低于这个值时，变化逐渐明显，由此可以建议，实际使用时主轴的转速不宜低于15000r／min。这一点对于相关企业制定切割工艺，或研发和设计切割机等都具有极其重要的参考价值。

超声波清洗引入的芯片金属化裂纹机理分析

对某塑封器件进行破坏性物理分析(DPA)，发现芯片表面存在玻璃钝化层裂纹和金属化层划伤的缺陷。对缺陷部位进行扫描电子显微镜(SEM)检查和能谱(EDS)分析，通过形貌和成分判断其形成原因为开封后的超声波清洗过程中，超声波振荡导致环氧塑封料中的二氧化硅填充颗粒碰撞挤压芯片表面，从而产生裂纹。最后，进行了相关的验证试验。研究结论对塑封器件的开封方法提出了改进措施，对塑封器件的DPA检测及失效分析(FA)有一定借鉴意义。 塑封半导体器件因其尺寸小、重量轻、成本低，生产和封装工艺简单，已经广泛应用于各个领域。为提高其可靠性，使其能代替密封半导体器件应用于一些高可靠性的领域，常通过DPA和FA对其进行评估和研究。 DPA是军用电子元器件批质量一致性检验和评价的一个环节。用于DPA的样品是从生产批中抽取，且其检测结果可作为批次接收或者拒收的依据。在军用电子元器件的DPA检测中，封装的内部检查是一个非常重要的检测项目。它通过显微镜对半导体器件封装的内部进行检查，发现器件内部存在的缺陷。常见的芯片缺陷有金属化层的划伤及裂纹、芯片表面嵌入多余物、芯片周边崩损、金属化层和钝化层的缺损、金属化腐蚀等。这些缺陷的危害很大，芯片表面裂纹、划伤会导致芯片表面钝化层破损，降低电极之间的绝缘作用，增加半导体材料的多种表面效应，使芯片内部受到尘埃、酸气、水汽或金属颗粒的沾污。容易发生电迁移导致开路失效或者导致电路内部工作材料间的漏电增加或短路，严重影响器件在服役过程中的使用寿命和可靠性［1］。针对内部目检不合格的样品，一般实行批退处理，因此，芯片缺陷是生产厂家和检测机构都十分重视的问题。先前已有一些文章对芯片目检的缺陷和原因进行了分析。梁栋程等对外来物(钢颗粒)导致的塑封器件金属化层损伤进行了机理分析，结果表明钢颗粒来源于塑封模具破损或老化，在环氧固化过程中产生的应力导致钢颗粒压碎金属化层［2］;周安琪等对集成电路组装过程中裸芯片目检不合格类型与原因进行了统计和分析。目前报道的芯片缺陷大多来源于生产厂家的封装过程，如人员过失或工艺控制不良。对其它原因引入的芯片缺陷未见报道［3］。 塑封器件的芯片被塑封料完全包裹，为了进行内部目检试验，要求必须把芯片完整干净的露出来，即去除芯片表面的塑封料。常用的塑封器件开封方法为激光刻蚀法、综合化学腐蚀法。开封是内部目检的前提，可以找出失效点。电子探针、电子背散射衍射(EBSD)技术、微光显微镜(EMMI)和EDS分析均可用于元器件和材料的失效分析中［4－6］。本文将对某一种塑封器件内部目检中发现的芯片表面钝化层和金属化层微裂纹现象通过SEM和EDS进行机理分析，观察缺陷形貌，分析其元素成分及产生原因，设计复现试验进行验证。最后提出改进措施，为这类元器件的质量检测提供有益参考，对失效分析有一定借鉴意义。 1试验与讨论 1.1试验过程 对AnalogDevices，Inc．厂家生产的型号为HMC948LP3E的塑封器件进行DPA检测，先后进行外部目检、X射线检查、声学扫描显微镜检查和内部目检。外部目检无异常。对样品进行激光开封和化学开封，腐蚀后的芯片全貌如图1a和图1b所示。 利用金相显微镜对芯片表面形貌进行高倍检查(200倍～1000倍)，发现样品存在多处玻璃钝化层裂纹和金属化层划伤的缺陷，符合GJB548B方法2010.1－3.1.1.1-a条。缺陷部位的金相显微镜图见图1c。 在DPA检测中，SEM检查要求对引线键合、玻璃钝化层完整性和芯片互连线金属化层的质量进行评估。由于此类缺陷形貌并不常见，为进一步分析缺陷形成的机理，通过SEM和EDS对试验样品的损伤部位进行形貌和元素成分分析。 1.2结果与讨论 由目测可见器件的外观无异常，标识清晰。X射线检查的结果显示了样品的内部结构、芯片位置、内引线的连接及各个组件的相对高度。对样品X射线形貌进行分析发现样品内部芯片无裂纹和多余物，键合和封装外壳都正常，无缺陷。超声检测的C扫图可以看出器件的芯片、基板和引脚都未见分层及裂纹。 对内部目检发现缺陷的器件芯片进行SEM检查，得到背散射电子(BSE)像和二次电子(SE)像。背散射电子和二次电子的区别是分辨率、运动轨迹和能量的不同。背散射电子以直线逸出，样品背部的电子无法被检测到，成一片阴影，衬度较大，无法分析细节，但可用来显示原子序数衬度，进行成分定性分析;二次电子可以利用在检测器收集光栅上加上正电压来吸收较低能量的二次电子，使样品背部及凹坑处逸出的电子以弧线运动轨迹被吸收，因而使图像层次增加，细节清晰，能有效地显示样品表面微观形貌。缺陷部位的BSE像和SE像分别见图2a和图2b。对某个缺陷部位放大10000倍，得到的背散射电子成像如图3a所示。 从图2a和图2b可以看出，缺陷形貌为圆形裂纹并向外延伸，BSE像中缺陷部位未见明显成分衬度。放大的缺陷形貌显示存在受到撞击和挤压后碎裂状形态。芯片玻璃钝化层碎裂，造成金属化层损伤。对缺陷、正常部位进行EDS分析，其结果分别如图3和图4所示。 对比图3和图4，芯片表面的主要元素为要为C、N、O、Al、Si及少量的Au。裂纹处并无新的金属元素引入，两者之间的元素差异主要为C和N，排除了焊接材料(银浆)、塑封模具等的影响。对镊子划伤的器件做SEM分析，形貌像见图5a。可以看出，镊子划伤的形貌多为长条形，且划痕横跨整个金属条，可以排除。金属条一般为Al条，因此金属层的Al元素含量最大，如图4b所示。裂纹边缘处的能谱分析可以看出Si元素的含量超出了Al元素，说明裂纹的产生可能是由含Si的颗粒造成，颗粒撞击芯片表面部分残留于裂纹缝隙之中，被EDS检测出。 塑封器件中的塑封料是其重要组成部分，塑封料主要包含环氧树脂、固化剂、填充剂和阻燃剂。在环氧塑封料中，填充剂所占的比例最高，达到了70%以上，十分重要。在芯片封装过程中，各种材料必须具有相近的热膨胀系数，才能确保器件在使用过程中不开裂脱落。由于环氧树脂的热膨胀系数大于硅芯片、引线和引线框架材料，所以需要加入适量低膨胀系数的填充剂，如SiO2能够降低固化剂的热膨胀系数，从而减小塑封料固化后的收缩应力［7］。球型SiO2粉因其比表面积小，应力集中小，不易产生微裂纹;堆积效率紧密，填充量大;各向同性，封装质量高;流动性最好，摩擦系数小等诸多优点被广泛用于高端塑封器件的填充剂。塑封料的SEM像如图5b和5c所示。对芯片上残留的塑封料颗粒进行EDS分析，结果见图6。 对比裂纹和SiO2的SEM像，分析裂纹为SiO2颗粒撞击芯片表面玻璃钝化层产生的。从图6b也可以看出，塑封料中的Si元素含量很高，与裂纹处的EDS分析结果相一致。在塑封器件封装过程中，注塑时模具温度在160℃～180℃，塑封料呈熔融状态，具有流动性，不会对芯片表面产生应力冲击，因此可以排除封装过程引入的裂纹［8］。器件本身并未经历过电路周期性通断以及环境温度变化，因此不会产生塑封料和其它材料热膨胀系数不同导致热疲劳失效，从而形成器件内部引起裂纹和扩展变化的现象［9］。环氧固化过程中的应力会导致硅芯片破裂、石英砂损伤金属化层等情况，但其缺陷形貌与本研究中的不符，可以排除［10－11］。在塑封器件开封中，激光预开封后的器件会进行滴酸腐蚀，腐蚀后的反应物通过丙酮进行超声清洗，滴酸和清洗的过程重复进行多次，直至芯片表面完全裸露出来。芯片一般放入有丙酮的烧杯中采用超声波清洗。超声波清洗是利用超声波在液体中的空化作用、加速作用及直进流作用对液体和污物直接、间接的作用，使污物层被分散、乳化、剥离而达到清洗目的。超声波清洗由于操作简单并且清洗效果好而广泛应用于各个领域。由于超声波振子的振动，较小的器件或微小颗粒物会在液体中持续晃动。在芯片清洗过程中，随着清洗时间的增加，丙酮溶液中的塑封料反应物增多，由于芯片面朝下，溶液中的悬浮物较难漂浮至溶液上方。当丙酮溶液浑浊时，塑封料残留物会在超声振荡下不断撞击芯片表面。芯片表面包含玻璃钝化层、钝化层和金属层。最外层的玻璃钝化层主要成分为Si3N4，钝化层的主要成分是SiO2。Si3N4虽然具有良好的耐磨损性，抗热震性能等，但陶瓷和玻璃材质都属于硬脆材料，具有脆性高、断裂韧性低等特性，在机械应力下易碎裂。塑封料的主要成分为SiO2且为球形颗粒，硬度较高。在超声振动下，高硬度的颗粒不断碰撞芯片表面具有脆性的钝化层，就会在钝化层表面形成向外延伸的裂纹。钝化层的裂纹会导致水、气或杂质等通过微裂纹进入，腐蚀或者影响钝化层保护下的金属层的电性能，破坏芯片表面结构，使其可靠性大大降低。 2复现试验与控制建议 2.1复现试验 采用同一型号器件开展复现试验，试验过程如下:选取开封后无表面损伤器件，预先制备含大量塑封包封料的丙酮溶液;将器件置入溶液中并开展超声清洗，时间为10s;清洗结束后进行检查。检查发现金属条存在多个圆形微裂纹，见图7a。对缺陷芯片进行SEM测试，得到的BSE像见图7b。 从图7可以看出，缺陷出现在多个金属条上，形貌相似，大小不同且分布无规律，表现出了随机性。在圆形裂纹周围，分布有零散的圆形颗粒，相较于周边颜色更亮，说明芯片在清洗中会残留一些塑封料在芯片表面。 通过对缺陷进行复现验证，证实了缺陷产生的原因在于开封后的超声波清洗过程中，而并非器件封装工艺水平不足所引入。在DPA的内部目检中若发现此类形貌的缺陷，不能依据标准判定其不合格。 2.2控制措施 内部目检的误判主要来源于器件的开封。开封操作不当会引入一些缺陷从而影响内部目检的判断。如激光开封中，激光时间过长会导致过开封使激光损伤芯片;机械开封中，操作不当易引入多余物;化学滴酸中，镊子容易造成芯片划伤，滴酸过量容易造成芯片的过腐蚀。这些损伤或缺陷在开封的过程中较常出现，可通过经验避免误判。本研究中出现的损伤形貌较为罕见，超声波清洗虽然不是开封的主要步骤，但是却必不可少。超声波清洗的时间对塑封器件开封效果有一定影响，而且开封后的芯片清洗一般放于烧杯中，因为大多芯片本身易碎，放在玻璃杯中进行超声波振荡清洗时，容易与玻璃烧杯壁发生碰撞从而产生芯片碎裂，对芯片的后续检查也有影响。可采用软性材质的物品放置待洗器件，如在塑料袋中装入丙酮和芯片放入超声波清洗机中振荡清洗。在清洗过程中，丙酮的定时更换十分重要，滴酸、清洗、观察的过程需重复多次，直至芯片全部裸露出来。因此，通过控制盛放容器、超声波的振动频率、超声波清洗液的更换时间、超声时间可以有效避免芯片微裂纹的产生。 3结论 本文对DPA检测中内部目检发现的玻璃钝化层裂纹和金属化层划伤的缺陷样品进行了缺陷形成机理分析，利用SEM和EDS检测手段，对缺陷的形貌和成分进行了分析。结果表明塑封器件开封过程中的超声波清洗液丙酮溶液未及时更换会造成塑封料残留，在超声振荡下不断撞击芯片表面，芯片在外来物和外有应力的同时作用下被压碎，形成与塑封料SiO2颗粒相对应的圆形裂纹，并分布无规律。验证试验证实了缺陷的形成原因，并对控制缺陷产生提出了一些改进措施。本研究对DPA检测中的误判识别提供了参考经验，同时也对开封技术的提升有一定帮助，对DPA检测水平提高具有较大的参考价值。

三维集成电子封装中TGV技术及其器件应用进展

摘要: 在三维(3D)集成电路中,层间电路封装及其互联互通主要依赖于垂直通孔结构,这是其突破传统二维集成电路布局的核心与关键。近年来,玻璃通孔(TGV)技术由于具备低成本、高性能、易于加工和应用前景广阔等优点,日益引起了科研人员和电子厂商们的关注与重视。首先综述了TGV技术的性能优势、工艺特点、制备方法及关键技术。在此基础上,总结了TGV技术在三维集成无源器件(IPD)、集成天线封装、微机电系统(MEMS)封装以及多芯片模块封装等多个三维集成电子封装领域中的应用进展。基于此,进一步展望了TGV技术在未来三维集成电子封装中的发展方向与应用前景。 摩尔定律认为芯片的集成度约每隔18个月翻一倍,其性能也会随之提升一倍[1-3]。然而,当半导体制程技术逐渐逼近硅工艺尺寸极限时,摩尔定律发展陷入瓶颈,经济效益急剧降低,行业由此正式进入了“后摩尔时代”[4-6]。在后摩尔时代,制程采用更为先进的三维封装集成技术,利用垂直通孔结构将多个芯片进行纵向堆叠(图1),使芯片集成度成倍提高、电气互联距离和封装尺寸大幅度缩减,同时集成电路的功能多样化也得到提升[7-8]。 在三维集成电路中,垂直通孔结构是实现芯片或器件之间电气垂直互联的关键通道。目前硅通孔(ThroughSiliconVia,TSV)和玻璃通孔(ThroughGlassVia,TGV)是常用的两种通孔互联方式。TSV结构如图2(a)所示,它使芯片在三维方向上获得了最大的堆叠密度、最短的电气互联距离、最小的外形尺寸,能够显著提高芯片运行速度,降低功耗[9-11]。然而,TSV的制造过程涉及复杂的硅刻蚀技术,并需额外沉积绝缘层,导致其成本居高不下。此外,由于硅本身是半导体材料,电信号在传输过程中会与硅衬底产生较强的电磁耦合效应,将会影响信号完整度(插损、串扰等)。 TGV技术堪称TSV技术最具前景的替代方案。该技术通过在玻璃晶圆上加工出精密的微米级通孔或盲孔,随后在这些孔洞中填充导电材料,从而建立起芯片间或晶圆间的垂直电气连接,如图2(b)[12-13]。TGV的优势主要体现在:(1)玻璃材料作为绝缘体,其相对介电常数大约为3.8,远低于硅材料的11.7。此外,玻璃的损耗因子(0.0002@100MHz和0.00006@3GHz)显著低于硅材料(0.005@1GHz和0.015@10GHz),两者相差2到3个数量级。因此,玻璃基板的衬底损耗和寄生效应极小,有助于保持信号传输的完整性和可靠性。(2)玻璃材料能够以大尺寸(超过2m×2m)和极薄厚度(小于50μm)的形式获取,并且由于玻璃的绝缘性良好,省去了在衬底表面及通孔内壁沉积绝缘层的步骤,不仅减少了TGV制作工艺的复杂性,还大幅降低了制作成本。(3)TGV技术的应用范围非常广泛,它在射频芯片、高端微电子机械系统(MEMS)传感器、高密度系统集成等领域均显示出独特的优势。特别是对于下一代5G、6G等高频通信技术的芯片3D封装,TGV技术已成为首选方案之一[14-16]。 TGV技术凭借其独特优势,近年来已吸引了包括英特尔、三星、英伟达、苹果和台积电等芯片大厂的广泛关注。从英特尔率先推出的玻璃封装,到目前各大厂商纷纷布局的TGV技术,采用玻璃基板替代传统的有机基板已成为行业内的共识。然而,尽管TGV技术展现出巨大的市场潜力和技术前景,但其在三维封装领域仍属于新兴技术,整体商业化进程尚处在初级阶段,市场渗透率较低[17-19]。此外,TGV技术在工艺制程方面也面临着多重挑战。其中,最为严峻的挑战在于TGV的成孔和填孔工艺。在玻璃上打孔并填充导电材料是一个复杂且精细的过程,需要精确的激光打孔和化学蚀刻。同时,确保玻璃孔的均匀性和精确性对于保障信号传输的质量和可靠性至关重要[20-21]。 为了揭示TGV技术的工艺特性、所面临的挑战、应用潜力及发展前景,本文不仅系统梳理了TGV技术的工艺特点、制备方法及关键技术,还深入分析了该技术的当前发展状态和未来可能的发展趋势,旨在为电子封装领域的产业发展提供重要的决策参考。同时,本文还对TGV技术在不同应用领域的发展前景进行了展望,以期为电子封装领域的从业者和研发人员提供新的方向、思路和灵感,共同推动新一代电子封装产业与技术的快速创新和蓬勃发展。 1TGV工艺及通孔方法 TGV成孔技术是通孔互联技术中的关键环节,需要满足高精度、低成本、快速无损、且高成孔质量(通孔尺寸小、通孔间间距窄、侧壁光滑、垂直度好)等要求。目前,TGV成孔方法主要有以下几种:喷砂法[22-23]、激光烧蚀法[24-26]、聚焦放电法[27]、电化学放电法[28-30]、等离子体刻蚀法[31-32]、光敏玻璃法[33-35]和激光诱导刻蚀法[36-41]。各方面优缺点如表1所示。其中,喷砂法和电化学放电法的通孔孔径和孔间距较大;激光烧蚀法和聚焦放电法制备的通孔存在锥度且批量成孔效率低;光敏玻璃法适用范围有限,工艺复杂且成本高;等离子体刻蚀同样工艺复杂且刻蚀效率较低。 激光诱导刻蚀法是一种基于激光技术和化学刻蚀发展起来的新型玻璃通孔技术。该方法制备TGV通孔分为两步(如图3所示):一是激光改性,即先使用激光在玻璃中形成改性区域;二是蚀刻通孔,即采用化学腐蚀剂如氢氟酸对改性区域进行选择性刻蚀,从而形成玻璃通孔。该方法既克服了激光烧蚀刻蚀速度慢、存在裂纹的缺点,也解决了化学刻蚀方法难以定性刻蚀的问题。该方法具有玻璃通孔质量高(高深宽比、高密度、均匀一致且无裂纹)、玻璃通孔形貌可调(通过调节激光参数来控制TGV的垂直度和形貌)、成孔速率快(可达到290TGV/s)等优点,目前已经成为制备玻璃通孔的主流方法。 在激光诱导刻蚀法制备TGV方面,江西沃格光电股份有限公司具有显著优势[36-37],目前制备的TGV最小孔径可至10μm,深宽比可达10∶1,并且孔壁光滑规整。此外,成都迈科科技有限公司也采用激光诱导刻蚀法制备TGV,制备出的玻璃通孔具有孔径小(≤50μm的圆孔)、通孔密度高(2500个/cm2)、锥度小、通孔内壁光滑且成孔效率高等特点[38]。 TGV孔填充技术是TGV垂直互联的核心环节,通过在孔径中填充高质量金属材料实现上下表面的电信号传输。然而,由于玻璃表面平滑,与常用的填充金属材料(如铜)的黏附性较差,容易导致金属与玻璃衬底之间产生分层甚至脱落等问题。为了增强填充金属材料与玻璃基底间的结合力,通常采用两步法进行通孔的金属化填充:首先,在玻璃通孔内进行种子层沉积,种子层可以起到提供导电性、增加填充效率和改善结合力的作用,为后续的TGV填充过程做准备;然后,采用电镀的方法对经过金属化处理后的通孔进行增厚,来实现金属材料的充分填充,从而与玻璃基底牢固结合。 种子层的沉积可以通过物理气相沉积(PhysicalVaporDeposition,PVD)[42-43]、化学气相沉积(ChemicalVaporDeposition,CVD)[44]、原子层沉积(AtomicLayerDeposition,ALD)[45]或化学镀[46-48]等方法来实现,各方法的优缺点如表2所示。其中,CVD方法设备成熟,制备的薄膜均匀性好,台阶覆盖好。ALD方法同样存在薄膜厚度可控、台阶覆盖良好的优点。但这两种方法也存在明显缺点:如CVD方法一般工艺温度较高;ALD方法技术相对不成熟;且CVD和ALD方法均不适合进行大规模生产。相比之下,PVD和化学镀的方法设备成熟、操作简单,更适合大面积规模化生产,因此被广泛用于TGV金属化填充过程中的种子层沉积。 电镀过程中,电流和化学助剂等参数会产生影响,可能导致通孔内部出现填充不完整的现象,甚至出现金属呈V形、通孔中心大部分未被填充的情况。研究表明,利用脉冲电镀代替直流电镀,可以显著提高电镀填充的速率,并减少填充缺陷(如孔洞或缝隙)的产生[49]。另外,采用超声波搅拌辅助的通孔电镀工艺也被用于解决金属填充过程中通孔内存在孔隙或填充不满的问题[50]。同样,以双阳极取代单阳极板的通孔电镀工艺也可解决金属填充过程中通孔填充不满的问题[42]。此外,采用适宜的电镀铜溶液及电镀方法,可以使铜在通孔内部中间部位预先相连填满,再向两面孔口逐渐同步填充,最终形成高效密封导通的铜材料,实现通孔无孔隙的金属化制作[51]。 2三维电子封装中TGV技术的器件应用进展 TGV基板因具有优异的电学特性、化学稳定性和机械稳定性等优势,在多个电子封装领域得到了广泛的关注。下面主要从TGV及相关技术在三维集成无源器件(IntegratedPassiveDevice,IPD)、集成天线封装、微机电系统(Micro-Electro-MechanicalSystem,MEMS)封装以及多芯片模块封装等领域的应用方面进行概述。 2.1三维集成无源器件 TGV技术可以用于制造三维集成无源器件的封装载板。通过使用TGV技术,可以实现芯片之间的互联和互通,提高芯片的集成度和性能。同时,TGV技术还可以实现芯片之间的最小间距和最小线宽,满足无源器件对高密度集成和精细制造的需求。2010年,乔治亚理工的Sridharan等率先采用TGV互联技术制备了具有高Q值的三维螺旋电感,应用在IPD中完成滤波器的封装制作,并表现出优异的电学性能:5GHz滤波器的插入损耗小于1dB,回波损耗优于20dB[52]。日月光集团(ASEgroup)的研究人员也将TGV广泛用于三维集成无源器件。2016年,Hsieh等采用TGV玻璃制备了高性能IPD电感器,制备流程如图4(a)所示。该三维TGV电感器在900MHz时的Q值为60,在2.4GHz时的Q值为75,大大优于二维螺旋电感器,有助于提高射频有限元在无线通信系统中的性能[53];2017年,Chen等基于TGV技术在玻璃基板上实现了面板级(408mm×512mm的长方形玻璃)的IPD制作工艺。如图4(b)所示,该工艺可将面板翘曲控制在1mm以内,且未出现明显的结构剥离/分层现象,显著降低了IPD的制作成本[54]。厦门云天半导体也成功将TGV技术应用于IPD领域:2023年,宗蕾等发明了一种集成射频前端模组的封装结构及封装方法。其中,封装方法同时集成了TGV玻璃和硅片的优势,即采用含TGV通孔的玻璃和硅片晶圆键合后形成承载晶圆。这种方法不仅可以有效减少晶圆级封装过程中的翘曲问题,提高封装良率,还可以通过硅片增强整体模块的散热性能。另外,通过多层重布线工艺,即钝化层和金属线路层多层叠加的方式,实现了多颗芯片的信号互联并可高度集成薄膜IPD器件,可用于替代射频前端模块板级封装中所使用的基板[55]。 2.2集成天线 玻璃转接板集成定向TGV天线通过在3D堆叠芯片之间实现高效的芯片内/芯片间无线通信,减少了引线键合导致的时间延迟,在三维系统级封装(SiP)下可实现低功耗、低时延的高速无线通信。2018年,美国佛罗里达大学的Hwangbo等在玻璃基板上通过成孔、溅射镀膜和光刻等工艺,设计了一种紧凑、高效的盘式单极TGV集成天线,并将其用于三维系统级封装,实现了低延时的毫米波无线信号在芯片到芯片(C2C)间的高速传输。如图5(a)所示,其特点是在玻璃基板表面的单极顶端设计圆盘形金属板进行阻抗匹配,增大天线的电流和辐射电阻,使天线辐射出更大的功率。另外,圆盘形金属板所构成的盘式单极天线减小了单极子天线在垂直方向的高度,从而可以匹配很薄的TGV玻璃,同时保持主单极子天线的全向辐射以及良好的天线增益与衬底损耗。模拟结果表明:天线在62GHz时的辐射效率达到94%,峰值增益为3.2dBi[56]。2019年,韩国首尔中央大学的Naqvi等采用新型硅填充玻璃通孔(ThroughGlassSiliconVia,TGSV)技术在玻璃基板上设计了一种具有端射辐射的V波段平面微机械螺旋天线,如图5(b)。为了达到沿螺旋轴的最大辐射,螺旋设置为3.25转。玻璃基板的背面是U形金属接地层,有助于增加在端射方向的增益。在金属接地层中间引入凹槽以实现V波段的宽带阻抗匹配。上下螺旋臂之间依靠TGSV实现电气互联。TGSVs的直径与螺旋臂的宽度一致。玻璃通孔侧壁溅射生长钨,并将硅柱包覆在内。模拟和测量结果表明:平面微机械螺旋天线的阻抗带宽为50.3~65GHz(<-10dB);天线在58GHz频段的峰值增益为6.3dBi,辐射效率为63%[57]。 2.3微机电系统封装 TGV技术在MEMS封装中也有广泛的应用。2012年,中国科学院微电子研究所的Sun等开发了一种低成本的TGV制备方法,并将其应用于射频微机电系统。首先,采用CO2激光和绿色皮秒激光对玻璃进行打孔,孔径约为100μm。然后,将聚合物(光刻胶、SU8、环氧树脂)填充TGV通孔,再将50μm的钨针插入孔中。最后,将样品加热并放入真空罐中,等待聚合物固化。在此结构中,射频输入、射频输出和偏置线均通过钨孔,可以缩短射频互联的长度,提高响应速度[58]。2013年,韩国檀国大学的Lee等采用电镀的方法实现了TGV的完全填充,并成功将其用于晶圆级射频MEMS封装(图6)。封装后的射频MEMS结构呈现出优异的电学性能:在40GHz频段内具有稳定可靠的射频性能;在20GHz时,表现出低的插入损耗(0.197dB)和高的返回损耗(20.032dB)[59]。 2022年,北京智能芯片微电子技术有限公司的Fu等提出了一种采用TGV工艺制造高性能MEMS加速计的方法,既能降低制造成本,又能保证器件的低噪声特性。其中,TGV工艺依靠激光钻孔,孔内金属填充基于铸造模具和CMP,封装则采用三层阳极键合工艺。此外,在制备MEMS器件时,还首次引入了铸造模具工艺。在结构设计方面,塞子采用分布式梳状电极进行过载位移抑制,封装方法释放的气体具有良好的机械阻尼特性。所制备的加速度计抗过载能力达10000g,噪声密度小于0.001(°)/Hz12,并且具有超高的倾斜测量性能[60]。 2.4多芯片模块封装 TGV技术在多芯片模块封装中也有广泛应用。2018年,日本富士通公司的Iwai等基于TGV技术开发了一种多层玻璃板堆叠工艺,它使用导电膏作为通孔填充材料,通过叠层和热压合实现多层玻璃基板的堆叠。回流测试结果表明:玻璃基板的翘曲率明显低于有机基板。该工艺利用多层玻璃基板热膨胀系数与硅相近的特性,解决了2.5D封装技术中存在的硅与有机基板热膨胀系数不匹配问题[61]。2019年,Iwai等基于多层玻璃基板堆叠工艺,完成了高密度布线,实现了多芯片模块的封装,如图7所示。其玻璃尺寸约为100mm×100mm,孔径为20μm,线/间距为5μm/5μm。通过微凸块(间距40μm)在玻璃基板上成功安装并连接了9个21mm×21mm的芯片。在30℃至250℃的温度范围内,翘曲非常轻微:9个芯片的最大翘曲量仅为23μm。因此,与传统的硅中介层技术相比,基于TGV技术的玻璃基板堆叠技术在计算性能改进方面具有显著优势[62]。 3结论与展望 TGV技术在三维集成电路中具有高性能、低成本、多兼容等显著优势。这些优势使得TGV技术在三维集成无源器件、射频天线、高端MEMS传感器、高密度系统集成等领域具有广阔应用前景。在TGV制程方面,激光诱导刻蚀技术和电镀填孔技术是当前TGV成孔和孔填充中较为成熟的工艺,但仍需要在加工精度、加工效率和加工成本方面进一步优化和改进,以应对日益复杂的电子器件和系统的需求。 基于TGV技术的三维集成电子封装未来发展方向可以从以下方面进行考虑。 低成本智能化工艺:随着TGV技术的不断发展,未来会出现更多的制造工艺优化,以提高生产效率和降低成本。例如,通过改进设备和通孔工艺,提高TGV通孔的均一性、垂直性和深宽比;同时通过改进金属镀膜工艺,在通孔中实现高质量的金属填充,降低孔隙率和信号损耗。另外,玻璃通孔技术正在走向智能化、精细化。智能化的封装工艺将更注重对于封装材料、工艺参数和制程管理的精确把控,以提高封装的良品率和可靠性。此外,通过自动化操作和AI技术的引入,可以实现更高效的生产流程,降低生产成本,提高产品的市场竞争力。 多维度一体化集成:随着5G、6G等通信技术的发展,未来TGV三维电子封装会更加注重系统集成。TGV技术可以同时在横向和纵向上实现多种芯片的高密度集成,从而在一个封装体内实现多种功能、多个系统之间的相互联接和协同工作,例如同时实现集成电源管理、数字信号处理、射频信号传输等多种功能。这样的一体化集成不仅可以提高封装的集成度从而提升整个系统的性能、效率、可靠性和安全性,同时也可以简化设计和制造流程,降低整个系统的复杂性和成本。 绿色环保制程:随着社会环保意识的不断提高,环保已经成为了各行业的重要发展方向。玻璃通孔三维互联技术的环保性得益于其使用的绿色环保材料和低能耗的制程。未来TGV三维集成电子封装也会更加注重绿色环保,即采用更加环保的材料和制造工艺,以降低对环境的影响。例如,采用全干法制程进行玻璃通孔及金属化填充,避免玻璃通孔过程中的液体蚀刻工艺和金属化过程中的电镀工艺,减少对废液的处理和对环境的污染。未来,封装厂商也将更加注重生产过程的绿色化,减少对环境的污染,为社会创造更加绿色的发展环境。

三维集成电子封装中TGV技术及其器件应用进展

摘要: 在三维(3D)集成电路中,层间电路封装及其互联互通主要依赖于垂直通孔结构,这是其突破传统二维集成电路布局的核心与关键。近年来,玻璃通孔(TGV)技术由于具备低成本、高性能、易于加工和应用前景广阔等优点,日益引起了科研人员和电子厂商们的关注与重视。首先综述了TGV技术的性能优势、工艺特点、制备方法及关键技术。在此基础上,总结了TGV技术在三维集成无源器件(IPD)、集成天线封装、微机电系统(MEMS)封装以及多芯片模块封装等多个三维集成电子封装领域中的应用进展。基于此,进一步展望了TGV技术在未来三维集成电子封装中的发展方向与应用前景。 摩尔定律认为芯片的集成度约每隔18个月翻一倍,其性能也会随之提升一倍[1-3]。然而,当半导体制程技术逐渐逼近硅工艺尺寸极限时,摩尔定律发展陷入瓶颈,经济效益急剧降低,行业由此正式进入了“后摩尔时代”[4-6]。在后摩尔时代,制程采用更为先进的三维封装集成技术,利用垂直通孔结构将多个芯片进行纵向堆叠(图1),使芯片集成度成倍提高、电气互联距离和封装尺寸大幅度缩减,同时集成电路的功能多样化也得到提升[7-8]。 在三维集成电路中,垂直通孔结构是实现芯片或器件之间电气垂直互联的关键通道。目前硅通孔(ThroughSiliconVia,TSV)和玻璃通孔(ThroughGlassVia,TGV)是常用的两种通孔互联方式。TSV结构如图2(a)所示,它使芯片在三维方向上获得了最大的堆叠密度、最短的电气互联距离、最小的外形尺寸,能够显著提高芯片运行速度,降低功耗[9-11]。然而,TSV的制造过程涉及复杂的硅刻蚀技术,并需额外沉积绝缘层,导致其成本居高不下。此外,由于硅本身是半导体材料,电信号在传输过程中会与硅衬底产生较强的电磁耦合效应,将会影响信号完整度(插损、串扰等)。 TGV技术堪称TSV技术最具前景的替代方案。该技术通过在玻璃晶圆上加工出精密的微米级通孔或盲孔,随后在这些孔洞中填充导电材料,从而建立起芯片间或晶圆间的垂直电气连接,如图2(b)[12-13]。TGV的优势主要体现在:(1)玻璃材料作为绝缘体,其相对介电常数大约为3.8,远低于硅材料的11.7。此外,玻璃的损耗因子(0.0002@100MHz和0.00006@3GHz)显著低于硅材料(0.005@1GHz和0.015@10GHz),两者相差2到3个数量级。因此,玻璃基板的衬底损耗和寄生效应极小,有助于保持信号传输的完整性和可靠性。(2)玻璃材料能够以大尺寸(超过2m×2m)和极薄厚度(小于50μm)的形式获取,并且由于玻璃的绝缘性良好,省去了在衬底表面及通孔内壁沉积绝缘层的步骤,不仅减少了TGV制作工艺的复杂性,还大幅降低了制作成本。(3)TGV技术的应用范围非常广泛,它在射频芯片、高端微电子机械系统(MEMS)传感器、高密度系统集成等领域均显示出独特的优势。特别是对于下一代5G、6G等高频通信技术的芯片3D封装,TGV技术已成为首选方案之一[14-16]。 TGV技术凭借其独特优势,近年来已吸引了包括英特尔、三星、英伟达、苹果和台积电等芯片大厂的广泛关注。从英特尔率先推出的玻璃封装,到目前各大厂商纷纷布局的TGV技术,采用玻璃基板替代传统的有机基板已成为行业内的共识。然而,尽管TGV技术展现出巨大的市场潜力和技术前景,但其在三维封装领域仍属于新兴技术,整体商业化进程尚处在初级阶段,市场渗透率较低[17-19]。此外,TGV技术在工艺制程方面也面临着多重挑战。其中,最为严峻的挑战在于TGV的成孔和填孔工艺。在玻璃上打孔并填充导电材料是一个复杂且精细的过程,需要精确的激光打孔和化学蚀刻。同时,确保玻璃孔的均匀性和精确性对于保障信号传输的质量和可靠性至关重要[20-21]。 为了揭示TGV技术的工艺特性、所面临的挑战、应用潜力及发展前景,本文不仅系统梳理了TGV技术的工艺特点、制备方法及关键技术,还深入分析了该技术的当前发展状态和未来可能的发展趋势,旨在为电子封装领域的产业发展提供重要的决策参考。同时,本文还对TGV技术在不同应用领域的发展前景进行了展望,以期为电子封装领域的从业者和研发人员提供新的方向、思路和灵感,共同推动新一代电子封装产业与技术的快速创新和蓬勃发展。 1TGV工艺及通孔方法 TGV成孔技术是通孔互联技术中的关键环节,需要满足高精度、低成本、快速无损、且高成孔质量(通孔尺寸小、通孔间间距窄、侧壁光滑、垂直度好)等要求。目前,TGV成孔方法主要有以下几种:喷砂法[22-23]、激光烧蚀法[24-26]、聚焦放电法[27]、电化学放电法[28-30]、等离子体刻蚀法[31-32]、光敏玻璃法[33-35]和激光诱导刻蚀法[36-41]。各方面优缺点如表1所示。其中,喷砂法和电化学放电法的通孔孔径和孔间距较大;激光烧蚀法和聚焦放电法制备的通孔存在锥度且批量成孔效率低;光敏玻璃法适用范围有限,工艺复杂且成本高;等离子体刻蚀同样工艺复杂且刻蚀效率较低。 激光诱导刻蚀法是一种基于激光技术和化学刻蚀发展起来的新型玻璃通孔技术。该方法制备TGV通孔分为两步(如图3所示):一是激光改性,即先使用激光在玻璃中形成改性区域;二是蚀刻通孔,即采用化学腐蚀剂如氢氟酸对改性区域进行选择性刻蚀,从而形成玻璃通孔。该方法既克服了激光烧蚀刻蚀速度慢、存在裂纹的缺点,也解决了化学刻蚀方法难以定性刻蚀的问题。该方法具有玻璃通孔质量高(高深宽比、高密度、均匀一致且无裂纹)、玻璃通孔形貌可调(通过调节激光参数来控制TGV的垂直度和形貌)、成孔速率快(可达到290TGV/s)等优点,目前已经成为制备玻璃通孔的主流方法。 在激光诱导刻蚀法制备TGV方面,江西沃格光电股份有限公司具有显著优势[36-37],目前制备的TGV最小孔径可至10μm,深宽比可达10∶1,并且孔壁光滑规整。此外,成都迈科科技有限公司也采用激光诱导刻蚀法制备TGV,制备出的玻璃通孔具有孔径小(≤50μm的圆孔)、通孔密度高(2500个/cm2)、锥度小、通孔内壁光滑且成孔效率高等特点[38]。 TGV孔填充技术是TGV垂直互联的核心环节,通过在孔径中填充高质量金属材料实现上下表面的电信号传输。然而,由于玻璃表面平滑,与常用的填充金属材料(如铜)的黏附性较差,容易导致金属与玻璃衬底之间产生分层甚至脱落等问题。为了增强填充金属材料与玻璃基底间的结合力,通常采用两步法进行通孔的金属化填充:首先,在玻璃通孔内进行种子层沉积,种子层可以起到提供导电性、增加填充效率和改善结合力的作用,为后续的TGV填充过程做准备;然后,采用电镀的方法对经过金属化处理后的通孔进行增厚,来实现金属材料的充分填充,从而与玻璃基底牢固结合。 种子层的沉积可以通过物理气相沉积(PhysicalVaporDeposition,PVD)[42-43]、化学气相沉积(ChemicalVaporDeposition,CVD)[44]、原子层沉积(AtomicLayerDeposition,ALD)[45]或化学镀[46-48]等方法来实现,各方法的优缺点如表2所示。其中,CVD方法设备成熟,制备的薄膜均匀性好,台阶覆盖好。ALD方法同样存在薄膜厚度可控、台阶覆盖良好的优点。但这两种方法也存在明显缺点:如CVD方法一般工艺温度较高;ALD方法技术相对不成熟;且CVD和ALD方法均不适合进行大规模生产。相比之下,PVD和化学镀的方法设备成熟、操作简单,更适合大面积规模化生产,因此被广泛用于TGV金属化填充过程中的种子层沉积。 电镀过程中,电流和化学助剂等参数会产生影响,可能导致通孔内部出现填充不完整的现象,甚至出现金属呈V形、通孔中心大部分未被填充的情况。研究表明,利用脉冲电镀代替直流电镀,可以显著提高电镀填充的速率,并减少填充缺陷(如孔洞或缝隙)的产生[49]。另外,采用超声波搅拌辅助的通孔电镀工艺也被用于解决金属填充过程中通孔内存在孔隙或填充不满的问题[50]。同样,以双阳极取代单阳极板的通孔电镀工艺也可解决金属填充过程中通孔填充不满的问题[42]。此外,采用适宜的电镀铜溶液及电镀方法,可以使铜在通孔内部中间部位预先相连填满,再向两面孔口逐渐同步填充,最终形成高效密封导通的铜材料,实现通孔无孔隙的金属化制作[51]。 2三维电子封装中TGV技术的器件应用进展 TGV基板因具有优异的电学特性、化学稳定性和机械稳定性等优势,在多个电子封装领域得到了广泛的关注。下面主要从TGV及相关技术在三维集成无源器件(IntegratedPassiveDevice,IPD)、集成天线封装、微机电系统(Micro-Electro-MechanicalSystem,MEMS)封装以及多芯片模块封装等领域的应用方面进行概述。 2.1三维集成无源器件 TGV技术可以用于制造三维集成无源器件的封装载板。通过使用TGV技术,可以实现芯片之间的互联和互通,提高芯片的集成度和性能。同时,TGV技术还可以实现芯片之间的最小间距和最小线宽,满足无源器件对高密度集成和精细制造的需求。2010年,乔治亚理工的Sridharan等率先采用TGV互联技术制备了具有高Q值的三维螺旋电感,应用在IPD中完成滤波器的封装制作,并表现出优异的电学性能:5GHz滤波器的插入损耗小于1dB,回波损耗优于20dB[52]。日月光集团(ASEgroup)的研究人员也将TGV广泛用于三维集成无源器件。2016年,Hsieh等采用TGV玻璃制备了高性能IPD电感器,制备流程如图4(a)所示。该三维TGV电感器在900MHz时的Q值为60,在2.4GHz时的Q值为75,大大优于二维螺旋电感器,有助于提高射频有限元在无线通信系统中的性能[53];2017年,Chen等基于TGV技术在玻璃基板上实现了面板级(408mm×512mm的长方形玻璃)的IPD制作工艺。如图4(b)所示,该工艺可将面板翘曲控制在1mm以内,且未出现明显的结构剥离/分层现象,显著降低了IPD的制作成本[54]。厦门云天半导体也成功将TGV技术应用于IPD领域:2023年,宗蕾等发明了一种集成射频前端模组的封装结构及封装方法。其中,封装方法同时集成了TGV玻璃和硅片的优势,即采用含TGV通孔的玻璃和硅片晶圆键合后形成承载晶圆。这种方法不仅可以有效减少晶圆级封装过程中的翘曲问题,提高封装良率,还可以通过硅片增强整体模块的散热性能。另外,通过多层重布线工艺,即钝化层和金属线路层多层叠加的方式,实现了多颗芯片的信号互联并可高度集成薄膜IPD器件,可用于替代射频前端模块板级封装中所使用的基板[55]。 2.2集成天线 玻璃转接板集成定向TGV天线通过在3D堆叠芯片之间实现高效的芯片内/芯片间无线通信,减少了引线键合导致的时间延迟,在三维系统级封装(SiP)下可实现低功耗、低时延的高速无线通信。2018年,美国佛罗里达大学的Hwangbo等在玻璃基板上通过成孔、溅射镀膜和光刻等工艺,设计了一种紧凑、高效的盘式单极TGV集成天线,并将其用于三维系统级封装,实现了低延时的毫米波无线信号在芯片到芯片(C2C)间的高速传输。如图5(a)所示,其特点是在玻璃基板表面的单极顶端设计圆盘形金属板进行阻抗匹配,增大天线的电流和辐射电阻,使天线辐射出更大的功率。另外,圆盘形金属板所构成的盘式单极天线减小了单极子天线在垂直方向的高度,从而可以匹配很薄的TGV玻璃,同时保持主单极子天线的全向辐射以及良好的天线增益与衬底损耗。模拟结果表明:天线在62GHz时的辐射效率达到94%,峰值增益为3.2dBi[56]。2019年,韩国首尔中央大学的Naqvi等采用新型硅填充玻璃通孔(ThroughGlassSiliconVia,TGSV)技术在玻璃基板上设计了一种具有端射辐射的V波段平面微机械螺旋天线,如图5(b)。为了达到沿螺旋轴的最大辐射,螺旋设置为3.25转。玻璃基板的背面是U形金属接地层,有助于增加在端射方向的增益。在金属接地层中间引入凹槽以实现V波段的宽带阻抗匹配。上下螺旋臂之间依靠TGSV实现电气互联。TGSVs的直径与螺旋臂的宽度一致。玻璃通孔侧壁溅射生长钨,并将硅柱包覆在内。模拟和测量结果表明:平面微机械螺旋天线的阻抗带宽为50.3~65GHz(<-10dB);天线在58GHz频段的峰值增益为6.3dBi,辐射效率为63%[57]。 2.3微机电系统封装 TGV技术在MEMS封装中也有广泛的应用。2012年,中国科学院微电子研究所的Sun等开发了一种低成本的TGV制备方法,并将其应用于射频微机电系统。首先,采用CO2激光和绿色皮秒激光对玻璃进行打孔,孔径约为100μm。然后,将聚合物(光刻胶、SU8、环氧树脂)填充TGV通孔,再将50μm的钨针插入孔中。最后,将样品加热并放入真空罐中,等待聚合物固化。在此结构中,射频输入、射频输出和偏置线均通过钨孔,可以缩短射频互联的长度,提高响应速度[58]。2013年,韩国檀国大学的Lee等采用电镀的方法实现了TGV的完全填充,并成功将其用于晶圆级射频MEMS封装(图6)。封装后的射频MEMS结构呈现出优异的电学性能:在40GHz频段内具有稳定可靠的射频性能;在20GHz时,表现出低的插入损耗(0.197dB)和高的返回损耗(20.032dB)[59]。 2022年,北京智能芯片微电子技术有限公司的Fu等提出了一种采用TGV工艺制造高性能MEMS加速计的方法,既能降低制造成本,又能保证器件的低噪声特性。其中,TGV工艺依靠激光钻孔,孔内金属填充基于铸造模具和CMP,封装则采用三层阳极键合工艺。此外,在制备MEMS器件时,还首次引入了铸造模具工艺。在结构设计方面,塞子采用分布式梳状电极进行过载位移抑制,封装方法释放的气体具有良好的机械阻尼特性。所制备的加速度计抗过载能力达10000g,噪声密度小于0.001(°)/Hz12,并且具有超高的倾斜测量性能[60]。 2.4多芯片模块封装 TGV技术在多芯片模块封装中也有广泛应用。2018年,日本富士通公司的Iwai等基于TGV技术开发了一种多层玻璃板堆叠工艺,它使用导电膏作为通孔填充材料,通过叠层和热压合实现多层玻璃基板的堆叠。回流测试结果表明:玻璃基板的翘曲率明显低于有机基板。该工艺利用多层玻璃基板热膨胀系数与硅相近的特性,解决了2.5D封装技术中存在的硅与有机基板热膨胀系数不匹配问题[61]。2019年,Iwai等基于多层玻璃基板堆叠工艺,完成了高密度布线,实现了多芯片模块的封装,如图7所示。其玻璃尺寸约为100mm×100mm,孔径为20μm,线/间距为5μm/5μm。通过微凸块(间距40μm)在玻璃基板上成功安装并连接了9个21mm×21mm的芯片。在30℃至250℃的温度范围内,翘曲非常轻微:9个芯片的最大翘曲量仅为23μm。因此,与传统的硅中介层技术相比,基于TGV技术的玻璃基板堆叠技术在计算性能改进方面具有显著优势[62]。 3结论与展望 TGV技术在三维集成电路中具有高性能、低成本、多兼容等显著优势。这些优势使得TGV技术在三维集成无源器件、射频天线、高端MEMS传感器、高密度系统集成等领域具有广阔应用前景。在TGV制程方面,激光诱导刻蚀技术和电镀填孔技术是当前TGV成孔和孔填充中较为成熟的工艺,但仍需要在加工精度、加工效率和加工成本方面进一步优化和改进,以应对日益复杂的电子器件和系统的需求。 基于TGV技术的三维集成电子封装未来发展方向可以从以下方面进行考虑。 低成本智能化工艺:随着TGV技术的不断发展,未来会出现更多的制造工艺优化,以提高生产效率和降低成本。例如,通过改进设备和通孔工艺,提高TGV通孔的均一性、垂直性和深宽比;同时通过改进金属镀膜工艺,在通孔中实现高质量的金属填充,降低孔隙率和信号损耗。另外,玻璃通孔技术正在走向智能化、精细化。智能化的封装工艺将更注重对于封装材料、工艺参数和制程管理的精确把控,以提高封装的良品率和可靠性。此外,通过自动化操作和AI技术的引入,可以实现更高效的生产流程,降低生产成本,提高产品的市场竞争力。 多维度一体化集成:随着5G、6G等通信技术的发展,未来TGV三维电子封装会更加注重系统集成。TGV技术可以同时在横向和纵向上实现多种芯片的高密度集成,从而在一个封装体内实现多种功能、多个系统之间的相互联接和协同工作,例如同时实现集成电源管理、数字信号处理、射频信号传输等多种功能。这样的一体化集成不仅可以提高封装的集成度从而提升整个系统的性能、效率、可靠性和安全性,同时也可以简化设计和制造流程,降低整个系统的复杂性和成本。 绿色环保制程:随着社会环保意识的不断提高,环保已经成为了各行业的重要发展方向。玻璃通孔三维互联技术的环保性得益于其使用的绿色环保材料和低能耗的制程。未来TGV三维集成电子封装也会更加注重绿色环保,即采用更加环保的材料和制造工艺,以降低对环境的影响。例如,采用全干法制程进行玻璃通孔及金属化填充,避免玻璃通孔过程中的液体蚀刻工艺和金属化过程中的电镀工艺,减少对废液的处理和对环境的污染。未来,封装厂商也将更加注重生产过程的绿色化,减少对环境的污染,为社会创造更加绿色的发展环境。

集成电路芯片封装技术

凸块制造技术演变及发展历史

晶圆级封装(WLP)技术正在流行，它可将封装尺寸减小至IC芯片大小，并以晶片形式成批加工制作，以降低封装成本，提高电路的可靠性。晶圆级封装成本还会随芯片尺寸的减小而下降。晶圆级封装工艺是通过在芯片电路层上再次布线来实现焊点的重新分布。在重新分布的焊点上生长焊料凸点，以此实现与外围电路的互连，然后经过切割，制成倒装芯片的样式。WLP取代了高密度的引线键合，实现了真正意义上的芯片尺寸封装。 射频前端（RFFE，Radio Frequency Front-End）模组国内外手机终端中广泛应用。它将功率放大器（PA，Power Amplifier）、开关（Switch）、低噪声放大器LNA（Low Noise Amplifier）、滤波器（Filter）、无源器件等集成为一个模组，从而提高性能，并减小封装体积。然而，受限于国外专利以及设计水平等因素，国产滤波器的份额相当低。在模块集成化的趋势下，国内射频巨头在布局和生产滤波器。声学滤波器可分为声表面滤波器和体声波滤波器，其中声表面滤波器可根据适用的频率细分为SAW、TC-SAW和IHP-SAW。体声波滤波器适用于较高的频段，可细分为BAW、FBAR、XBAR等。无论是SAW（Surface Acoustic Wave filter）还是BAW（Bulk Acoustic Wave Filter），均是在晶圆级封测后以倒装芯片的工艺贴装在模组上。在晶圆级封装工艺中，Bump制造是相当重要的一道工序，因此本文将浅谈滤波器晶圆级封装（Wafer Level package）中Bump制造的关键点。 凸块制造技术（Bumping）是在芯片上制作凸块，通过在芯片表面制作金属凸块提供芯片电气互连的“点”接口，广泛应用于 FC、WLP、CSP、3D 等先进封装。 凸块是定向生长于芯片表面，与芯片焊盘直接相连或间接相连的具有金属导电特性的凸起物。凸块工艺介于产业链前道集成电路制造和后道封装测试之间，是先进封装的核心技术之一。 凸块制造过程一般是基于定制的光掩模，通过真空溅镀、黄光、电镀、蚀刻等环节而成，该技术是晶圆制造环节的延伸，也是实施倒装（FC）封装工艺的基础及前提。相比以引线作为键合方式传统的封装，凸块代替了原有的引线，实现了"以点代线"的突破。该技术可允许芯片拥有更高的端口密度，缩短了信号传输路径，减少了信号延迟，具备了更优良的热传导性及可靠性。此外，将晶圆重布线技术（RDL）和凸块制造技术相结合，可对原来设计的集成电路线路接点位置(I/O Pad)进行优化和调整，使集成电路能适用于不同的封装形式，封装后芯片的电性能可以明显提高。 二、凸块制造技术演变及发展历史 凸块制造技术起源于 IBM 在 20 世纪 60 年代开发的 C4 工艺，即"可控坍塌芯片连接技术"(Controlled Collapse Chip Connection')，该技术使用金属共熔凸点将芯片直接焊在基片的焊盘上，焊点提供了与基片的电路和物理连接，该技术是集成电路凸块制造技术的雏形，也是实现倒装封装技术的基础，但是由于在当时这种封装方式成本极高，仅被用于高端 IC 的封装，因而限制了该技术的广泛使用。 (a) IBM 的首个具有 3 个端子晶体管的倒装芯片组件；(b) IBM 首个在陶瓷基板上的倒装芯片组件（3 个芯片） C4 工艺在后续演化过程中逐渐被优化，如采用在芯片底部添加树脂的方法，增强了封装的可靠性。这种创新使得低成本的有机基板得到了发展，促进了 FC 技术在集成电路以及消费品电子器件中以较低成本使用。此外，无铅材料得到了广泛的研究及应用，凸块制造的材料种类不断扩充。 在 20 丗纪 80 年代到 21 世纪初，集成电路产业由日本转移至韩国、中国台湾，集成电路细分领域的国际分工不断深化，凸块制造技术也逐渐由蒸镀工艺转变为溅镀与电镀相结合的凸块工艺，该工艺大幅缩小了凸块间距，提高了产品良率。 近年来，随着芯片集成度的提高，细节距（Fine Pitch）和极细节距（Ultra Fine Pitch）芯片的出现，促使凸块制造技术朝向高密度、微间距方向不断发展。 三、凸块制造的主要技术类别 凸块制造技术是诸多先进封装技术得以实现和进一步发展演化的基础，经过多年的发展，凸块制作的材质主要有金、铜、铜镍金、锡等，不同金属材质适用于不同芯片的封装，且不同凸块的特点、涉及的核心技术、上下游应用等方面差异较大，具体情况如下： 1.金凸块 金凸块，Gold Bumping，是一种利用金凸块接合替代引线键合实现芯片与 基板之间电气互联的制造技术，主要用于显示驱动芯片封装。金凸块制造技术主要用于显示驱动芯片的封装，少部分用干传感器、电子标签类产品。目前，LCD、AMOLED 等主流显示面板的驱动芯片都离不开金凸块制造工艺，后续可通过倒装工艺将芯片倒扣在玻璃基板（Glass）、柔性屏幕（Plastic）或卷带（Film）上，利用热压合或者透过导电胶材使凸块与线路上的引脚结合起来。 金凸块工艺流程 2.铜镍金凸块 铜镍金凸块，CuNiAu Bumping，是一种可优化 I/O 设计、大幅降低了导通电阻的凸块制造技术，凸块主要由铜、镍、金三种金属组成，可在较低成本下解决传统引线键合工艺的缺点。 在集成电路封测领域，铜镍金凸块属于新兴先进封装技术，近年来发展较为迅速，是对传统引线键合（Wire bonding）封装方式的优化方案。具体而言，铜镍金凸块可以通过大幅增加芯片表面凸块的面积，在不改变芯片内部原有线路结构的基础之上，对原有芯片进行重新布线（RDL），大大提高了引线键合的灵活性。此外，铜镍金凸块中铜的占比相对较高，因而具有天然的成本优势。 电子显微镜下的铜镍金凸块结构 由于电源管理芯片需要具备高可靠、高电流等特性，且常常需要在高温的环境下使用，而铜镍金凸块可以满足上述要求并大幅降低导通电阻，因此铜镍金凸块目前主要应用于电源管理类芯片。 铜镍金凸块工艺流程 3.铜柱凸块 铜柱凸块，Cu Pillar，是一种利用铜柱接合替代引线键合实现芯片与基板之间电气互联的制造技术。铜柱凸块技术是新一代芯片互连技术，后段适用于倒装（FC）的封装形式，应用十分广泛。 电子显微镜下的铜柱凸块结构 铜柱凸块技术是在覆晶封装芯片的表面制作焊接凸块，以代替传统的打线封 装，可以缩短连接电路的长度、减小芯片封装体积，使其具备较佳的导电、导热和抗电子迁移能力。 铜柱凸块制造主要步骤包括再钝化、真空溅镀、黄光、电镀、蚀刻等，具体工艺流程图如下： 铜柱凸块工艺流程 4.锡凸块 锡凸块Sn Bumping，是一种利用锡（Sn）接合替代引线键合实现芯片与基板之间电气互联的制造技术。锡凸块结构主要由铜焊盘（Cu Pad）和锡帽（SnAg Cap）构成（一般配合再钝化和 RDL 层），锡凸块一般是铜柱凸块尺寸的 3~5 倍，球体较大，可焊性更强（也可以通过电镀工艺，即电镀高锡柱并回流后形成大直径锡球），并可配合再钝化和重布线结构，主要用于 FC 制程。 电子显微镜下的锡凸块结构 锡凸块技术可以为电镀焊锡或植球焊锡，一般情况下，电镀焊锡尺寸可控制的更小。锡凸块多应用于晶圆级芯片尺寸封装，可以达到小尺寸封装，满足封装轻、薄、短、小的要求。 电镀焊锡凸块工艺流程 植球焊锡凸块工艺流程 当前业内常见的几种SAW filter Wafer Bumping工艺如下： 1、通过打线工艺在晶圆的UBM（Under Bump Metal）上植金球。 2、通过钢网印刷工艺在UBM上印刷锡膏，再经过回流焊成球。 3、先在晶圆的UBM上印刷助焊剂，将锡球放到UBM上，再经过回流焊完成植球。 本文重点介绍第二种工艺。通过对印刷锡膏方案的剖析发现，在Bumping工艺中Bump的高度和共面度（同一颗芯片上Bump高度最大值最小值之差，差值越低越好）是最重要的关键指标（如图1.1、图1.2）。下面从钢网的工艺和设计、锡膏的特性等方面进行分析。 钢网印刷 钢网印刷的目的是使锡膏材料通过特定的图案孔沉积到正确的位置上。首先，将锡膏放到钢网上，再用刮刀使其通过钢网开孔沉积到焊盘上。钢网与晶圆之间的距离（印刷间隙）、印刷角度、压力、速度和膏体的流变特性是确保锡膏印刷的关键参数。一旦钢网开孔被膏体填满，脱模后膏体留在每个焊盘上，沉积在焊盘上的体积取决于钢网的孔距和孔壁的质量、焊盘的表面特性和膏体的流变性能。 钢网的加工工艺与开孔设计 钢网孔壁质量、尺寸一致性、定位精度和钢网生产成本是钢网生产工艺的选择标准。考虑到带有Bump的滤波器是以倒装芯片的工艺应用在前端射频模组里，其特点是Bump的尺寸小（bump高度在50~100μm之间）、间距小、对Bump高度的一致性要求高（共面度在10μm以内）。为了满足以上要求，业内最常选用的是纳米涂层钢网和电铸钢网。 纳米涂层钢网的工艺是：在激光切割的基础上对钢网进行清洗，然后在钢网内壁进行打磨抛光以降低粗糙度，最后涂覆纳米涂层。纳米涂层使接触角显著增加，从而降低钢网材料的表面能，有利于锡膏脱模。 Source: Laser Job 电铸钢网的制作方法是：先在导电基板上用光刻技术制备模板，然后在阻胶膜周围进行直流电铸，最后从光刻胶孔上剥离。电铸钢网的质量和印刷性能取决于光刻胶的灵敏度、所用光刻工具的类型、导电基材的光学性能和电铸工艺。电铸钢网的开孔内壁非常光滑（如图3所示），其印刷脱模的表现也最好最稳定。 Source: Bon Mark 小结，纳米涂层钢网的印刷表现略逊于电铸钢网，其涂层在批量生产一段时间后可能会脱落，但是纳米涂层钢网的价格远低于电铸钢网；电铸钢网的侧壁非常光滑，其印刷表现最好，是超细间距应用的最佳选择，但电铸钢网的价格相当昂贵。钢网的选择取决于客户对产品特性和成本的综合考量。 开孔面积比 由于CTE不匹配会影响封装的可靠性，符合高度要求的Bump在这方面会起到积极的作用。这就要求钢网印刷过程可靠地沉积稳定的锡膏量，以产生坚固的互连。锡膏从钢网孔的释放是由锡膏在钢网孔侧壁和晶圆焊盘之间的相互作用决定的。据文献记载，为了从钢网印刷中获得良好的膏体释放效率，模板开孔面积比[开孔面积比=开口面积/孔壁面积] 应大于0.66。该比率限制了给定孔径大小的模板厚度，并要求使用更薄的模板来印刷更细的间距。随着钢网制作工艺的提升，钢网开孔的面积比可以适当降低，如下图4所示。 锡膏 锡膏是由焊粉和助焊剂均匀混合而成的膏体，其中锡球的形状、颗粒大小、尺寸分布、氧化程度以及助焊剂载体的流变性能和配方体系，都对锡膏的印刷和回流性能起着重要作用。细间距印刷用的焊粉一直是贺利氏电子的优势，因为Welco® technology（一种在油介质中分散熔融合金的制造技术）利用两种不同介质的表面张力存在差异的原理，用工艺配方控制粉末尺寸范围，摒弃了传统的网筛工序，避免了粉末颗粒因网筛而导致的形变（表面积变大）。再者，粉末在油介质中得到充分保护，减少了粉末表面的氧化。Welco®焊粉搭配贺利氏独特的助焊剂配方体系，使印刷锡膏的转化率能够得到保证。 当前市场上SAW/BAW滤波器的应用中常见的Bump高度为50-100μm，结合单个芯片的layout，即相邻bump的最小间距，以及相邻芯片的bump的最小间距，6号粉和7号粉锡膏是匹配的选择。粒径的定义是基于IPC的标准（如图6），即6号粉有80%的焊粉粒径分布在5-15μm的区间。 选择合适粒径的锡膏非常重要，助焊剂体系的选择也是非常关键。因为一些SAW 的IDT 位置是裸露的，焊锡膏或助焊剂的飞溅都有可能影响IDT 的信号和声波之间的转换。对此，贺利氏开发的AP5112和AP520系列产品在开发时均在飞溅方面做了深入的研究，从而尽可能避免飞溅问题。Bump 中空洞的表现也是非常重要的质量指标，尤其是在模组中经过多次回流焊之后。 案例分享 应用：SAW filter 6 inch 钽酸锂晶圆（印刷测试以铜板代替钽酸锂晶圆） Bump 高度=72±8μm；共面度<10μm 钢网开孔尺寸：130*140*50μm 锡膏：AP5112 SAC305 T6 印刷稳定性是影响bump高度一致性的关键因素。印刷窗口的定义通常受印刷设备的能力、钢网的加工工艺、产品设计等因素的影响，通常通过实验验证获得。如图7所示，6号粉锡膏的连续印刷表现优异，没有发现连锡和大小点的问题。Bump的高度数据能够更好地说明。 在回流焊过程中，已印刷在UBM区域的锡膏逐步熔化，助焊剂流至焊锡四周，而焊料熔化后回流到UBM上并在界面之间形成金属间化合物（Intermetallic layer），冷却后形成一定高度的Bump。Bump的平均高度非常靠近目标值，且标准差相对较小，如图8、图9所示。 Bump 高度的指标非常关键，Bump中的空洞也至关重要。在SAW filter上面的结果显示，贺利氏的6号粉和7号粉具有良好的表现，如图10所示。 晶圆级封装最终会以芯片级应用到系统封装，即以倒装芯片的工艺集成到模组里。在此过程中会经历多次回流焊工艺，那么回流焊之后bump内部的空洞会发生怎样的变化？对此，我们测试了3次回流焊之后bump内部空洞的变化，结果如图11所示。 贺利氏的6号和7号粉锡膏对应的Bump，在经过3次回流焊之后仍然能够保持在比较好的水平。 总结，本文简单阐述了晶圆级封装的关键技术点。贺利氏Welco焊粉和独有的助焊剂配方体系能够匹配SAW、BAW 等滤波器的晶圆封装需求。更深层次的技术细节，如Bump高度的设计和球高与锡膏量的关系，敬请期待下一篇文章。不论是晶圆级封装还是先进封装贺利氏都能提供成熟的解决方案。 BUMP植球切线操作详解

铜基镀银引线框架抗化学腐蚀工艺过程影响研究

摘要： 铜基镀银引线框架作为半导体封装的主要材料之一，其铜面和镀银区易受空气影响造成化学腐蚀，随着时间的变长，此种化学腐蚀程度会不断增加。由于化学腐蚀过度会造成引线框架表面的可焊性降低，最终造成焊线脱落和封装后分层问题，故铜面和镀银区的表面状态对半导体的可靠性有重要影响。本文介绍了铜基镀银引线框架生产过程中不同电镀工艺和铜保护剂类型的差异性，提出了铜基镀银引线框架生产过程中抗化学腐蚀性实现的关键控制点，为引线框架产品可靠性的提升预防提供数据支持。 0 引言 在生产和使用过程中，如果对引线框架保护不当，其表面容易与氧气或硫化物发生化合反应形成组织疏松的变色层；由于该层过厚会降低其与封装树脂之间的结合强度，导致封装树脂和引线框架之间有纳米级的分层和开裂现象，最终出现可靠性问题[1-2]。为了减少分层风险，引线框架设计时会增加锁胶孔、圆形凹孔、半蚀刻区域和表面粗化等方式[3]。其中，铜面和镀银区的表面状态对半导体的可靠性有重要影响： （1）引线框架铜面变色的主要原因。其是由于铜与 氧 气 反 应 生 成 氧 化 铜 （CuO）和 氧 化 亚 铜（Cu2O），CuO 呈黑色，Cu2O 呈红色，这些氧化物会使基材铜进一步氧化[4]，使引线框架表面的金属氧化物结合力下降，从而影响树脂和氧化区的结合。相关数据显示，当塑料方型扁平式封装 LQFP64 的 1.4mm厚度的封装体氧化层厚度的增长到 42.5nm 时，封装体会发生分层和开裂的情况[5-6]，为了避免铜面氧化，通常会在引线框架表面浸润一层铜保护剂。 （2）引线框架镀银变色的主要原因。其是由于镀银层遇空气中的硫化物反应生成硫化银和氧化银。银对大气环 境 中 微 量 的 硫 化 氢（H2S）很 敏 感 ，H2S 浓度 为0.3μg/m3 时，足以引起银的硫化变色[7-8]。单质镀银层暴露于空气中与含硫、硫氧化物、卤化物等接触，易生成氯化银 （AgCl）、硫酸银 （Ag2SO4）、硫化银（Ag2S）等难溶物质，致使银层失去原先的光泽，逐渐变成浅黄色、黄褐色的薄膜，同时会导致导电、导热和焊接等性能降低[9-11]。 本文对镀银引线框架不同电镀工艺对镀银区品质、铜保护剂类型的影响研究，获得镀银引线框架抗化学腐蚀性的最优工艺和使用方案。 1 引线框架制程介绍 引线框架按成型工艺可以分为模具冲压法和化学刻蚀法[12]，典型的模具冲压法和化学刻蚀法的工艺流程如图 1 所示。 另外，引线框架电镀生产流程如图 2 所示。其中，预备处理工序（Pre-Treatment）主要是对镀银前的基材表面进行清洁，确保镀银和基材表面的结合性，包括预镀铜工序（Cu Strike）和防置换工序（Anti-Immersion）。镀银工序（Ag Plating）主要使镀银层表面结晶均匀、具有高耐热性和低硬度，从而保证较高可焊性。后处理工序（Post-Treatment）主要对引线框架进行表面保护，包括抗氧化工序（Anti-Oxidant）和防银胶扩散工序（Anti-EBO）。 2 生产过程对引线框架抗化学腐蚀性的影响 2.1 镀银对引线框架抗化学腐蚀性的影响 2.1.1 喷镀和浸镀的差异 氰化银钾（KAg（CN）2）是电镀液的主盐成分，提供电沉积所需的离子[13]。由于环保要求和无氰镀银稳定性不理想，大部分工厂会选用低氰高速电镀的方式进行镀银，故目前仍以氰化体系占主导地位[14]。常见的引线框架镀银方式分为两种，一种是喷镀银，另一种是浸镀银，这两种工艺重要参数如表 1 所示，从中看出：喷镀工艺使用较高的镀银温度和电流密度，当电流在短时间内增加，而镀液配位能力较弱时，晶体快速成核与生长[15]，电流密度高，需配合较高的氰离子（CN-）浓度，才可以减少晶粒的过度生长；当电流密度降低时，镀银温度窗口减小。因此，镀银电流需符合引线框架电镀的电流密度和温度范围[16-17]。 图 3 是 A194 铜基镀银引线框架浸镀产品和喷镀产品镀银区的 50000 倍扫描电子显微镜（SEM）形貌图，可以看到：①喷镀银面致密性好，晶粒均匀且直径约 2um。②浸镀银面晶粒粗糙且直径约 8um，产生的镀银层晶界明显。应该看到，如果喷镀工艺在极短的时间内一次性完成，即速度在 3~4 秒 / 条，并且Ag+ 的浓度会较浸镀溶液高, 而 CN- 浓度也相对高，则此时的镀液配位能力较强，获得镀银的晶粒度更小。而且，电镀温度较高，镀银层组织更均匀[14]；如果浸镀工艺是以 6~7 秒/ 条的速度通过 4~6 个镀银缸体，则每个缸体中的杂质离子会在镀银区进行沉积，使镀银结构相对疏松且不平整。 我们选取六款 A194 铜基镀银引线框架，在含有相同硫化物浓度的环境下进行放置实验，使用光学显微镜观察引线框架镀银区化学腐蚀变色的情况。镀银层表面的规格按 GB/T 15878-2015《半导体集成电路小外形封装引线框架规范》要求，镀层表面应致密、平滑、色泽均匀呈镀层本色，不允许有起皮、起泡、沾污、斑点、水迹、异物、发花等缺陷。从表 2 可以看到，浸镀样品 D、E、F 样品在室温 48 小时放置后会发生变色现象，而喷镀样品 A、B、C 在室温 72小时放置后无变色现象。 同时，采用日本日立光谱仪（HITACHI Horiba）进行能量色散 X 射线（EDX）分析，获取镀银表面的元素差异，如图 4 所示：镀银区变色有 S 和 O 元素的存在，浸镀银区发生了硫化反应。 实验表明，浸镀工艺的产品镀银区抗化学腐蚀性较弱，而喷镀工艺的产品镀银区抗化学腐蚀性持久时间较长。其主要原因是喷镀工艺的镀银致密度较高，腐蚀性的元素不易与镀银组织反应形成化学腐蚀。另外，由于表面较为平整光滑，在镀银后制程中容易清洗，镀银区含有的杂质较少，无法轻易进行腐蚀原电池反应而导致化学腐蚀。 2.1.2 镀银厚度的影响 我们 选 取 UHE2312152、UHE2311272和UHE2308242 的不同镀银厚度的 A194 铜基镀银引线框架产品，放置在含有硫化物的同一固定环境中，采用 HITACHI Horiba 进行 EDX 分析镀银变色层表面硫含量分析，获得不同厚度与硫含量的关系，如表3 所示。 实验表明：这三款不同镀银厚度的镀层在 48 小时后都有变色现象，硫元素含量和镀银厚度无线性关系。相同镀银工艺的产品，不同镀银厚度对引线框架的抗化学腐蚀性能影响不显著。 2.2 铜保护剂对引线框架抗化学腐蚀性的影响 从“前线分子轨道理论”分析有电子得失的氧化- 还原反应，本质上是还原剂分子最高占有轨道（HOMO）与氧化剂分子的最低空轨道（LUMO）因能级（E）差较大产生电子转移发生氧化 - 还原反应[18]。且铜保护剂大多是有机物，主要呈电负性。目前，第一代铜保护剂为有机硫化合物或氮烯化合物，如图5（a）所示，有机硫化合物被同时吸附在银和铜表面，而氮烯化合物只吸附在铜表面，因此硫系的保护剂较普遍应用在框架镀银上；第二代保护剂是含硫无机物保护剂，如图 5（b）所示，无机保护剂不但具有良好的有机膜防变色效果，同时适用于高热冲击的应用（300℃左右）。图 5 显示了以有机物铜保护剂为例的作用机理。从中看出：①其是以碳链为载体，铜保护的官能团 R1、R2 作为抗氧化功能实现的基团，通过碳链和引线框架表面络合，以达到改变其电荷分布和状态的目的，可使金属表面的能量更平稳，腐蚀速率放缓[19]。②官能团的有机链的组合形式不同，其抗氧化能力也不同。 2.2.1 铜保护的成分差异 传统的防变色处理为六价铬酸盐钝化和苯并三氮唑（BTA）钝化两种。其中，六价铬酸盐因其有强氧化性在铜表面形成钝化层, 铜钝化后电极电位向正方向移动，改变了铜表面的双电层结构，从而使电极电位发生了相应的变化，降低金属表面的氧化速度。另外，有机铜保护剂通常为含氮和含硫的杂环化合物，如苯并三氮唑 （BTA）、和 2- 巯基苯并噻唑（MBT）等，可以在氧化亚铜表面形成致密的 Cu（I）配合物膜，即 BTA-Cu 络合物膜。Cu（I）容易与含硫的缓蚀剂形成稳定的配位键，能承受 200℃以上的热振动[20]。 我们选取不同类型铜保护剂对 A194 铜基引线框架进行烘烤及铜剥离测试，按 GB/T 15878-2015《半导体集成电路小外形封装引线框架规范》要求执行。A、B、C 三款产品在 230℃烘烤 10 分钟后铜剥离测试全部通过，药水 A 和 B 为有机物铜保护剂，而药水 C 添加了巯基有机物。如表 4 所示，A、B、C 三款产品在 200℃烤箱烘烤2min 后，铜保护药水 A和 B 处理的引线框架变色；而药水 C 处理的引线框架未变色，其原因为药水 C 处理过的引线框架具有最好的耐热性。 实验表明，高温型铜保护剂分子中的硫对铜的配位能力更强，它可以明显提高铜保护效果，铜保护剂会在引线框架表面形成巯基（-SH）型保护膜，吸附铜面，以对抗高温高湿环境下引线框架的氧化。 2.2.2 铜保护剂中有无银离子 当铜保护剂中加入适量银盐后，银离子会与铜表面发生置换反应，在铜面形成极薄银层，起到保护铜层和阻止铜层跃迁的作用，如图 6 所示。以 N磺胺噻唑硫代乙醇酸（STG）铜保护剂为例，起保护作用的主要原因是在镀银表面形成了（Ag+ 与 N- 磺胺噻唑硫代乙醇酸的配合物）STG-Ag 等类似的多位点配位配合物，其 N 原子和巯基均可与 Ag+ 配位形成致密的表面配合物膜，有效抑制腐蚀介质与表面的反应，表面膜的良好导电性可归因于多维共轭效应[21]。当铜保护剂成膜后电荷传递电阻大幅度增大，腐蚀介质与银电极发生氧化还原反应的电荷转移阻力增大，银发生的腐蚀难度提高[22]。 本文通过选用浓度为 5ml/L 和20ml/L 的铜保护剂浸润 A194 铜基镀银引线框架后，进行无银离子活化剂和添加银离子活化剂的前后不同温度下的烘烤试验，结果如表 5 所示。当铜保护浓度为 5ml/L时，添加银离子活化剂会提升铜保护效果；当铜保护浓度为 20ml/L 时，添加银离子活化剂与否不影响效果。通常情况下，铜保护过程中银离子活化剂的添加量在 2.7~4.2g/L 之间，在不产生锡渣的前提下，可以确保镀银引线框架的抗氧化性。 实验表明，当铜保护剂浓度较低时，添加银离子活化剂可以提升引线框架抗化学腐蚀性能；而当铜保护剂达到较高浓度时，无论是否添加银离子活化剂，都可以保证引线框架抗化学腐蚀性能。 3 结论 本文通过对引线框架的生产工艺展开研究，阐述了引线框架表面发生变色的影响因子、机理和引线框架表面保护措施。文章结合充分的实验数据及相关文献，从不同种类的镀银工艺和铜保护剂两大方面探讨铜基镀银引线框架抗化学腐蚀性能的影响。主要得到以下结论： （1）浸镀工艺与喷镀工艺对引线框架抗化学腐蚀性能的影响 喷镀工艺由于银离子浓度较大、镀银温度高且镀银时间短，可以获得晶粒细小均匀而致密且平整无杂质的镀银层，使外界污染物与引线框架镀银面的接触面积减小，在后处理工艺或使用环节中不容易残留污染而形成化学腐蚀，从而有效提高引线框架的抗化学腐蚀性能。相同镀银工艺不同镀银厚度对引线框架的抗化学腐蚀性能影响不显著。 （2）铜保护剂类型对引线框架抗化学腐蚀性能的影响 铜保护剂中添加银离子可以提升铜基引线框架抗化学腐蚀性能，铜保护剂中添加巯基有机物对铜保护的抗高温分解性能影响显著，从而提升引线框架的抗化学腐蚀性能。

用DeepSeek详解芯片制造的大马士革工艺

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