各位大拿，给品评下DeepSeek给出的答案怎么样！ 提问DeepSeek： 尽可能详细介绍芯片制造的大马士革工艺 DeepSeek思考： 嗯，用户让我尽可能详细地介绍芯片制造中的大马士革工艺。首先，我需要回顾一下之前的知识，大马士革工艺主要用于金属互连，特别是铜互连，对吧？不过现在得仔细看看用户提供的搜索结果，确保信息准确且最新。 首先看网页1，提到铜大马士革工艺成为主要互连工艺，因为集成电路尺寸缩小，铜的电阻率更低，替代了铝。还有单大马和双大马的区别，双大马步骤更少，成本低。中微公司在刻蚀设备上的进展，特别是在28纳米及以下的一体化刻蚀工艺。这些信息很重要，需要整合到历史背景和制造流程中。 网页2解释了为什么大马士革工艺替代铝制程，铜的优点：电阻率低，电迁移抗性好，制造工艺优势。这里需要强调铜相对于铝的优势，以及大马士革工艺如何解决铜刻蚀的问题，比如介质层刻蚀和CMP的应用。 网页3内容不可用，可能跳过。网页4提到大马士革铜的历史背景，现代应用中的超微细结构、抗氧化性、热稳定性，以及制造流程中的材料准备、光刻、刻蚀、CMP等步骤。还有市场前景，比如5G、AI的应用，这些可以作为应用部分的补充。 网页5详细描述了大马士革工艺的步骤，特别是双大马士革的三种类型：先通孔、先沟槽、自对准。还提到阻挡层的作用，防止铜扩散。这点在制造流程中需要详细说明。 网页6讨论了半大马士革工艺在1.5nm节点的应用，涉及后段器件集成和新的掩膜版技术，还有高深宽比金属线和空气间隙的挑战。这部分可能属于工艺挑战或前沿发展，可以放在技术难题或最新进展中。 网页7对比了单双大马士革工艺，指出单大马用于第一层金属，双大马用于其他层，并解释了先通孔和先沟槽的不同应用节点。还有工艺流程的步骤，比如介质层刻蚀、阻挡层沉积、铜填充、CMP等，需要整合到制造步骤中。 网页8提到华进半导体的专利，关于聚合物介质层的CMP处理，这可能属于工艺中的挑战，比如不同介质层的处理，以及如何优化平坦化。 网页9是专家约稿，详细讨论大马士革工艺的发展现状，包括Low-k材料的使用，双大马士革的流程，以及工艺中的难题如低电阻通孔和电迁移失效。还提到了一体化刻蚀方法（AIO）的优势，这部分可以作为工艺流程中的创新点。 网页10提到刻蚀工艺中的大马士革和极高深宽比刻蚀，在逻辑器件中的应用，特别是28纳米以下的一体化刻蚀工艺。这需要结合到制造步骤中的刻蚀部分，说明其技术难度和重要性。 现在需要将这些信息结构化，分成历史背景、核心原理、制造流程、技术优势、挑战与解决方案、前沿发展等部分。同时注意引用对应的网页编号，比如在提到铜替代铝的原因时引用网页2和网页5，在双大马士革工艺时引用网页1、5、7、9等。 需要特别注意不同网页中的重复和互补信息，比如网页2和5都提到铜的低电阻率和电迁移抗性，网页7和9都讨论双大马士革的步骤。需要整合这些内容，避免重复，同时确保覆盖所有关键点，如阻挡层的作用、CMP的重要性、Low-k材料的使用等。 还要注意术语的一致性，比如双大马士革和Dual Damascene是同一概念。同时，在工艺流程部分需要详细描述步骤，包括介质层刻蚀、阻挡层和种子层沉积、铜电镀、CMP，以及单双大马士革的区别。 在技术挑战部分，要包括电迁移、通孔电阻、高深宽比刻蚀、介质层缺陷等问题，以及相应的解决方案，如复合金属通孔、工艺参数优化、一体化刻蚀方法等。 最后，前沿发展部分可以提到1.5nm节点的半大马士革工艺、混合键合技术、空气间隙和高深宽比金属线，这些来自网页6、9、10的信息，展示大马士革工艺的未来方向。 确保每个部分都有相应的引用，比如在历史背景中引用网页1、5、7，在制造流程中引用多个网页的具体步骤，挑战部分引用网页6、8、9、10，前沿部分引用网页6、9、10等。 需要检查是否有遗漏的重要信息，例如网页4提到的抗氧化性和热稳定性，网页9的Low-k材料要求，这些在优势部分需要强调。同时，网页8提到的CMP处理聚合物介质层的专利，说明工艺中的具体挑战和解决方案。 现在将这些信息组织成一个结构清晰、内容详尽的回答，确保每个部分都有足够的细节和引用支持，并且语言流畅，符合用户要求的专业性和深度。 DeepSeek回答： 芯片制造中的大马士革工艺详解 大马士革工艺（Damascene Process）是半导体制造中用于金属互连的关键技术，尤其在铜互连技术中占据核心地位。其名称源于古代大马士革城镶嵌金属的工艺，通过“先刻蚀后填充”的方式实现高精度金属线路的制备。以下从多个维度详细解析这一工艺： 一、历史背景与技术演进 起源与替代铝制程 传统铝互连在0.18微米以下制程中暴露出电阻率高、电迁移易失效等问题。1997年IBM首次提出大马士革工艺，以铜替代铝，利用铜的低电阻率（1.68 μΩ·cm vs 铝的2.82 μΩ·cm）和更强的电迁移抗性，显著提升了芯片性能479。 关键突破：铜难以通过传统干法刻蚀（生成固态副产物），大马士革工艺通过刻蚀介质层并填充铜，避免了直接刻蚀金属的难题79。 技术发展 从单大马士革（仅刻蚀沟槽或通孔）到双大马士革（同时刻蚀沟槽和通孔），工艺复杂度降低约20%，成本更优。双大马士革成为主流，尤其在28纳米及以下节点中，一体化刻蚀技术（如中微公司的动态极板间距调节设备）进一步提升了精度和效率2912。 二、核心工艺原理与流程 基本步骤 介质层刻蚀：在Low-k介电材料（如多孔SiO₂、FSG）上刻蚀出通孔（垂直连接）和沟槽（水平布线）11。 阻挡层与种子层沉积：通过物理气相沉积（PVD）生成Ta/TaN等阻挡层（防止铜扩散）和铜种子层（促进电镀）1011。 铜电镀与填充：电镀铜填充凹槽，确保无空隙（高深宽比下需优化电镀参数）79。 化学机械平坦化（CMP）：去除多余铜和阻挡层，形成平整表面1011。 双大马士革的两种路径 先通孔后沟槽：适用于65纳米及以上节点，通孔尺寸更小，需高精度光刻胶9。 先沟槽后通孔：45纳米以下节点采用金属硬掩模一体化刻蚀（AIO），减少介质损伤并优化关键尺寸控制911。 三、技术优势 性能提升 低电阻与高频特性：铜的低电阻率减少信号延迟，提升芯片速度，尤其适用于5G、AI等高带宽场景46。 高可靠性与抗电迁移：铜的抗电迁移能力比铝高10倍以上，延长芯片寿命411。 工艺兼容性 高互连密度：支持亚微米线宽（4纳米以下），推动3D封装（如混合键合技术）发展11。 简化流程：无需复杂金属刻蚀，直接填充铜降低缺陷率79。 四、关键技术挑战与解决方案 通孔电阻与材料创新 复合金属通孔：IMEC提出钨-铜复合结构，在10纳米通孔中电阻降低50%，同时提升热稳定性11。 阻挡层优化：采用超薄TaN/Ta阻挡层减少电阻并增强附着力11。 电迁移失效 逆流迁移控制：通过优化沟槽/通孔深径比（如W1=HD/D1, W2=HT/D2）和种子层沉积方向，减少空洞形成11。 高深宽比刻蚀与填充 深宽比>40:1的挑战：在3D NAND等存储器件中，需精准控制等离子体刻蚀参数（如射频能量、气体流量）以避免侧壁缺陷12。 空气间隙技术：通过选择性刻蚀在紧密间距中形成空气层，降低寄生电容811。 Low-k材料缺陷 多孔介质处理：采用低介电常数材料（如SiOCH）时，需避免刻蚀过程中的侧壁弯曲和阶梯缺陷，优化光刻条件11。 五、前沿发展与未来趋势 1.5纳米节点创新 半大马士革工艺：结合自对准图形化与间隙填充技术，支持14-22纳米金属间距，提升后段集成密度8。 混合高度金属线：定制不同高度的金属线优化电阻电容性能，适用于电源线与信号线分离设计8。 封装领域扩展 混合键合（Hybrid Bonding）：利用大马士革铜线路的平整表面实现芯片直接键合，推动2.5D/3D封装发展11。 TSV转接板应用：通过铜电镀填充硅通孔，提升封装互连密度10。 国产替代进展 设备与材料突破：中微公司开发的一体化刻蚀设备已用于28纳米以下逻辑器件，国产CMP技术（如华进半导体专利）在聚合物介质层处理中取得进展21012。 六、总结 大马士革工艺是芯片制造中铜互连的核心技术，其通过介质刻蚀与铜填充的结合，解决了微缩化制程中的电阻、可靠性和集成密度难题。随着先进节点向1.5纳米迈进，工艺创新（如半大马士革、混合键合）和设备国产化将成为突破关键。未来，该技术不仅推动逻辑和存储芯片的性能提升，还将加速先进封装与异构集成的发展2811。
张霞 刘宏波 顾文 周细应 于治水 （上海工程技术大学 材料工程学院） 摘要： 文章以光刻原理为引子，介绍光刻设备的系统结构，解读光刻机行业的发展概况，重点介绍光刻机装备国产化的发展之路，最后，文章提出中国半导体装备业国产化的顶层设计框架。 光刻机，被誉为人类20世纪的发明奇迹之一，是集成电路产业皇冠上的明珠，研发的技术门槛和资金门槛非常高。 光刻机是一种夸张类型的单反相机，将该层次光掩膜版上的事实图形缩小几百万倍，并实际制造出来。最核心的是镜头，这个不是一般的镜头，可以达到高2 m、直径1 m，甚至更大。光刻机是集成电路制造中最庞大、最精密复杂、难度最大、价格最昂贵的设备。光刻机就是将光掩膜版上的设计好的集成电路图形（宏观）通过光线的曝光印制到硅衬底的光感材料（微观）上，实现图形转移。 这一系列的光刻工艺过程在芯片生产过程中需要重复25次左右。整个流程决定了半导体线路纳米级的加工精度，对于功率以及光源的要求也十分复杂，对光刻机的技术要求十分苛刻，对误差和稳定性的要求极高，相关部件需要集成材料、光学、机电等领域最尖端的技术。因而光刻机的分辨率、精度也成为其性能的评价指数，直接影响到芯片的工艺精度以及芯片功耗、性能水平[1]。 1 光刻原理 光刻（lithography）设备是一种投影曝光系统，由紫外光源、光学镜片、对准系统等部件组装而成。在半导体制作过程中，光刻设备会投射光束，穿过印着图案的光掩膜版及光学镜片，将线路图曝光在带有光感涂层的硅晶圆上，如图1所示。通过蚀刻曝光或未受曝光的部份来形成沟槽，然后再进行沉积、蚀刻、掺杂，架构出不同材质的线路[2]。此工艺过程被一再重复，将数十亿计的MOSFET或其他晶体管建构在硅晶圆上，形成一般所称的集成电路。 半导体制程越先进，光刻设备便需要越精密复杂，包括高频率的激光光源、光掩模的对位精度、设备稳定度等，集合了许多领域的最尖端技术。图2是一张ASML的双工作台Twinscan光刻机介绍，各模块的作用如图2所示。 激光器（Laser）：也就是光源的发源地，光刻机核心设备之一。 束流输送（Beam Delivery）：设置光束为圆型、环型等不同形状，不同的光。 束状态有不同的光学特性。矫正光束入射方向，让激光束尽量平行。 物镜（Projection Lens）：物镜用来补偿光学误差，并将线路图等比例缩小。 操作控制单元（Operate Control Unit）：操作控制设备的运行控制电脑面板。 光源（Illuminator）：是光刻的利刃。光源的要求：有适当的波长（波长越短，曝光的特征尺寸就越小），同时有足够的能量，并且均匀地分布在曝光区。紫外光源的高压弧光灯（高压汞灯）的g线（436 nm）或i线（365 nm）；准分子激光（Excimer laser）光源，比如KrF（248 nm）、ArF（193 nm）和 F2（157 nm）。 硅片传输系统（Wafer Transport System，WTS）：用硅晶制成的圆片。硅片有多种尺寸，圆片尺寸越大，产率越高。曝光的特征尺寸越小，产率越高。 扫描刻线阶段（Scanning Reticle Stage）：整个扫描曝光过程中由于硅片台存在急剧的加速阶段及减速阶段，且加速度和减速度a大小一般会达到1~4 g（g代表重力加速度），因此会对步进扫描光刻机造成扰动。由于硅片台和掩模台的运动精度、同步精度等要求，必须对步进扫描光刻机受到的扰动进行有效抑制和补偿，以提高硅片上形成图形的精度。 扫描硅片阶段（Scanning Wafer Stage，SWS）：硅片是圆的，需要在硅片上剪一个缺口来确认硅片的坐标系，根据缺口的形状不同分为两种，分别叫flat，notch。 隔震器（Airmounts）：将工作台与外部环境隔离，保持水平，减少外界振动干扰，并维持稳定的温度、压力。 2 全球光刻机发展概况 目前业界有5家公司，分别是荷兰的ASM L、日本的Nikon、日本的canon、美国的ultratech以及我国的SMEE。 阿斯 麦（Ad v a n c e d S e m i c o n d u c t o r M a t e r i a l s Lithography，ASML）1971年脱胎于飞利浦光刻设备研发小组，1973年成功推出新型光刻设备。早期的发展惨溃，几乎陷入破产境界。一是因为技术落后，飞利浦公司先前研发的技术在漫长的等待中已经过时，远不能满足客户要求；二是市场已经饱和，竞争非常激烈，强手如林，日本的Nikon，Canon，Hitachi，美国的GCA，SVG，Ultratch，ASET，Perkin-Elmer，Eaton，民主德国的Zeiss等相继推出了自己的光刻机产品；三是资金严重匮乏。 但是ASML杀出重围，并成长为光刻机领域的绝对龙头，全球市占率达到近70%，垄断高端EUV（深紫外）光刻机市场。观其成长之路，可谓一段产业传奇。1995年上市，充裕的资金让公司发展提速；2000年推出Twinscan双工件台光刻机（见图2），一举奠定霸主地位；进入EUV时代，得到大客户支持，更是一骑绝尘。可以说ASML的龙头之路既与产业大环境密切相关，也是其自身重视研发，对研究创新始终采取开放态度的必然结果。 随着芯片尺寸不断缩小，EUV设备未形成行业刚需，目前全球一线的逻辑晶圆与存储晶圆厂商，均采购ASML的Twinscan机型，其中英特尔、三星、台积电三大巨头，纷纷入股ASML，以谋求其高端光刻设备共同开发与优先采购权。 ASML的研究团队与供应商及全球顶尖的科研机构、大学建立广泛的合作，采用开放式创新模式，大家在利己最擅长的尖端技术领域进行创新，分享专利成果和研发风险，合作伙伴也可以将这些技术用于其他领域。并且鼓励供应商在制造过程中提出改进意见，具有极高的效率和灵活性。 3 光刻机装备国产化的发展之路 我国光刻机设备的研制起步也不晚。从20世纪70年代开始就先后有清华大学精密仪器系、中科学院光电技术研究所、中电科45所投入研制。 2002年国家在上海组建上海微电子装备有限公司承担“十五”光刻机攻关项目时，中电科45所将从事分步投影光刻机研发任务的团队整体迁至上海参与其中。目前，我国从事集成电路前道制造用光刻机的生产厂商只有上海微电子装备（集团）股份有限公司（SMEE）和中国电科（CETC）旗下的电科装备。 上海微电子装备（集团）股份有限公司（SMEE）是国内技术最领先的光刻机研制生产单位，目前已量产的光刻机有3款（见表1），其中性能最好的是90 nm光刻机。2016年国内首台前道i线扫描光刻机交付用户。2017年4月公司承担的国家02重大科技专项任务“浸没光刻机关键技术预研项目”通过了国家正式验收；2017年10月公司承担的02重大科技专项“90 nm光刻机样机研制”任务通过了02专项实施管理办公室组织的专家组现场测试。 CE T C 的装 备光 刻 机 是 依 托 原 来 中电 科 45所的技术，45所从“六五”开始 一直 从事光 刻 机的研 制 开发 工作，先 后完 成 我 国“六 五”“八 五”“九 五”期 间的1.5μm，0.8 μm，0.5 μm光刻机的研制任务。2002年分步投影光刻机研发团队迁至上海后，目前公司主要研制生产用于100/150 mm中小规模集成电路、二极管、三极管、电力电子器件、MEMS和其他半导体器件制造工艺的单/双面接触接近式光刻机产品（见表2）。 4 结语 SMEE的光刻机、电科装备的化学机械抛光（Chemical Mechanical Polishing，CMP）设备、北方华创的刻蚀机和CVD、盛美的清洗设备、中微的刻蚀机等都是非常有竞争力的，很多产品已经走出国门，或者与国外装备同步验证[3]。客观地讲，这些都是最近几年中国半导体装备产业的亮点。当然这些成绩也只是国产装备的初步发展，要真正做到国产高端装备全面进入市场还有很长的路要走。 第一，装备与工艺的结合问题，一直是制约国产装备进入大生产线的主要瓶颈之一。国际半导体装备厂商，特别是关键的、与工艺密切相关的前道设备厂商在工艺研发上投入巨大，一般都建有相应的工艺研发生产线。而目前国内半导体装备厂商还没有建立自己的工艺研发生产线。工艺固化到装备中，我们还有不小的距离。 第二，坚持自主研发，从零部件入手，掌控核心技术。国家重大专项对半导体设备与工艺的重视，对国产装备业来说是莫大的发展机会。我国不仅要支持关键装备的研发生产，也要支持相关重要零部件厂商。 第三，协同创新，成果共享。目前半导体装备越来越复杂，一家公司独自承担所有零部件的开发确实不易。我们应该利用整个国家、甚至于全球的资源来共同完成。发展装备业，要采取产业链、创新链、金融链有效协同的新模式，专项与重点区域产业发展规划协同布局，主动引导地方和社会的产业投资跟进支持，有效推动专项成果产业化，扶植企业做大做强，形成产业规模，提高整体产业实力。 希望有更多的社会资本能投入中国半导体装备业中，半导体装备的国产化远比芯片国产化有意义。
2024 年，半导体行业表现强劲，预计实现两位数 (19%) 增长，全年销售额达 6270 亿美元。这甚至好于早先预测的 6110 亿美元。2025年的表现可能会更好，预计销售额将达到 6970 亿美元，创下历史新高，并有望实现到 2030 年芯片销售额达到 1 万亿美元的广泛接受的目标。这意味着，该行业在 2025 年至 2030 年期间仅需以 7.5% 的复合年增长率增长（图 1）。假设该行业继续以这样的速度增长，到 2040 年就可能达到 2 万亿美元。 股市往往是行业表现的领先指标：截至 2024 年 12 月中旬，全球十大芯片公司的总市值为 6.5 万亿美元，较 2023 年 12 月中旬的 3.4 万亿美元增长 93%，比 2022 年 11 月中旬的 1.9 万亿美元高出 235%。话虽如此，值得注意的是，过去两年芯片股的“平均”表现一直是“两个市场的故事”：参与生成式人工智能芯片市场的公司表现优于平均水平，而没有这种风险的公司（例如汽车、计算机、智能手机和通信半导体公司）表现不佳。 推动行业销售的一个因素是对新一代人工智能芯片的需求：包括 CPU、GPU、数据中心通信芯片、内存、电源芯片等。德勤的《2024 年 TMT 预测》报告预测，这些新一代人工智能芯片的总价值将“超过”500 亿美元，这是一个过于保守的预测，因为到 2024 年，市场价值可能超过 1250 亿美元，占当年芯片总销售额的 20% 以上。在本文发表时，我们预测到 2025 年，新一代人工智能芯片的价值将超过 1500 亿美元。此外，AMD 首席执行官 Lisa Su 将她对人工智能加速器芯片总潜在市场的估计上调至 2028 年的 5000 亿美元，这一数字高于 2023 年整个芯片行业的销售额。 在终端市场方面，个人电脑销量在 2023 年和 2024 年持平于 2.62 亿台后，预计 2025 年将增长 4% 以上，达到约 2.73 亿台。与此同时，智能手机销量预计将在 2025 年（及以后）以低个位数增长，到 2024 年达到 12.4 亿台（同比增长 6.2%）。这两个终端市场对半导体行业至关重要：2023 年，通信和计算机芯片销售额（包括数据中心芯片）占当年半导体总销售额的 57%，而汽车和工业（仅占总销售额的 31%）则占比更高。 该行业面临的一个挑战是，虽然新一代人工智能芯片和相关收入（内存、先进封装、通信等）带来了巨额收入和利润，但它们只代表了少数高价值芯片，这意味着整个行业的晶圆产能（以及利用率）并不像看起来那么高。2023 年，芯片销量接近 1 万亿，平均售价为每片 0.61 美元。粗略估计，虽然新一代人工智能芯片可能占 2024 年收入的 20%，但它们在晶圆总产量中所占比例还不到 0.2%。尽管预计 2024 年全球芯片收入将增长 19%，但全年硅晶圆出货量实际上预计下降2.4%。预计到 2025 年，这一数字将增长近 10%，这得益于对新一代 AI 芯片中大量使用的组件和技术（如小芯片）的需求，正如我们在 2025 年 TMT 预测报告中提到的那样。当然，硅晶圆并不是唯一需要追踪的产能：先进封装的增长速度更快。例如，一些分析师估计，台积电的 CoWoS（基板上晶圆上的芯片）2.5D 先进封装产能将在 2024 年达到每月 35,000 片晶圆（wpm），并可能增加到 70,000 wpm（同比增长 100%），到 2026 年底将进一步同比增长 30% 至 90,000 wpm。 此外，推动行业创新并不便宜。2015 年，芯片行业整体研发支出占息税前利润 (EBIT) 的平均水平为 45%，但到 2024 年，这一比例预计将达到 52%。研发支出的复合年增长率似乎为 12%，而白色 EBIT 的增长率仅为 10%（图 2）。 最后，值得提醒读者的是，芯片行业是出了名的周期性行业。在过去 34 年中，该行业曾 9 次从增长转为萎缩（图 3）。因此，与 1990 年至 2010 年相比，过去 14 年该行业的极端增长或萎缩似乎有所减少，但萎缩的频率似乎有所增加。目前看来，2025 年前景看好，很难预测 2026 年会带来什么。 这些趋势和其他趋势都影响着我们对 2025 年半导体行业的展望，我们将深入探讨未来一年的四大主题：用于个人电脑和智能手机以及企业边缘的生成式 AI 加速器芯片；芯片设计的新“左移”方法；日益严重的全球人才短缺；以及在不断升级的地缘政治紧张局势中建立有弹性的供应链的必要性。 1 个人电脑、智能手机、企业边缘和物联网中的生成式 AI 芯片 用于训练和推理新一代人工智能的许多芯片价格高达数万美元，用于大型云数据中心。2024 年和 2025 年，这些芯片或这些芯片的轻量级版本也将在企业边缘、计算机、智能手机以及（随着时间的推移）其他边缘设备（如物联网应用）中找到归属。需要明确的是，在许多情况下，这些芯片要么用于新一代人工智能，要么用于传统人工智能（机器学习），或者两者的结合（这种情况越来越多）。 企业边缘市场在 2024 年就已成为一个因素，但 2025 年的问题将是这些芯片的更小、更便宜、功能更弱的版本如何成为计算机和智能手机的关键部件。它们在单芯片价值上的不足可以通过数量来弥补：预计 2025 年个人电脑销量将超过 2.6 亿台，而智能手机销量预计将超过 12.4 亿台。有时，“新一代人工智能芯片”可以是一块独立的硅片，但更常见的是，它是几平方毫米的专用人工智能处理空间，是更大芯片的一小部分。 企业边缘：尽管通过云端实现人工智能可能仍将是许多企业的主导选择，但预计全球约有一半的企业将在本地增加人工智能数据中心基础设施——这是企业边缘计算的一个例子。这可能部分是为了帮助保护他们的知识产权和敏感数据，并遵守数据主权或其他法规，同时也是为了帮助他们节省资金。这些芯片与超大规模数据中心的芯片大致相同，服务器机架的成本高达数百万美元，需要数百千瓦的电力。虽然比超大规模芯片的需求要小，但我们估计，到 2025 年，全球企业边缘服务器芯片的价值可能达到数百亿美元。 个人电脑：预计到 2025 年，搭载人工智能的 PC 销量将占到所有 PC 的一半，一些预测表明，到 2028 年，几乎所有 PC 都将至少配备一些板载人工智能处理，也称为神经处理单元 (NPU)（图 4）。这些搭载 NPU 的机器预计价格将高出 10% 至 15%，但需要注意的是，并非所有人工智能 PC 都一样。根据主要 PC 生态系统公司的建议，只有每秒运算速度超过 40 TOPS 的计算机才被视为真正的人工智能 PC，40 TOPS（每秒万亿次运算）级别是一条分界线。截至撰写本文时，一些买家对这些新 PC 持谨慎态度，要么不愿意支付溢价，要么等到 2025 年下半年推出更强大的人工智能 NPU。 截至 2024 年 12 月，许多已安装的 PC 都运行在 x86 CPU 上，其余则运行在基于 Arm 架构的 CPU 上。联发科、微软和高通于 2024 年宣布，他们将生产基于 Arm 的 PC，特别是新一代 AI PC。目前尚不清楚这些机器在未来 12 个月内会取得多大成功，但这很可能是各家芯片制造商面临的一个关键问题，高通预计到 2029 年，其每年将销售价值 40 亿美元的 PC 芯片。 智能手机：PC NPU 的价值可能高达数十美元，而与智能手机相当的新一代 AI 芯片的价值可能要低得多，我们估计下一代智能手机处理器的硅片价格不到 1 美元。尽管智能手机市场每年的销量超过 10 亿部，尽管我们预测到 2025 年新一代 AI 智能手机将占手机销量的 30%，但以美元计算，半导体的影响可能小于 PC。相反，对于芯片制造商来说，一个有趣的角度可能是看看消费者是否对新一代 AI 手机和功能足够兴奋，以缩短更换周期。消费者在升级之前会保留手机更长时间，而且多年来销量一直持平。如果新一代 AI 热情导致智能手机销量上升，那么它可能会使所有类型的芯片公司受益，而不仅仅是那些自己生产新一代 AI 芯片的公司。 物联网：数据中心的新一代人工智能芯片可能要花费 30,000 美元。个人电脑上的新一代人工智能芯片可能要花费 30 美元。智能手机上的新一代人工智能芯片可能要花费 3 美元。对于在低成本物联网市场中发挥作用的新一代人工智能芯片，它们的成本应该在 0.3 美元左右。这不太可能在短期内发生，但由于数百亿个物联网终端可能需要人工智能处理器，因此这是一个值得长期关注的市场。 需要考虑的战略问题： 尽管目前数据中心的新一代人工智能芯片需求旺盛，但考虑到其对行业增长的重要性，是否有迹象表明需求正在减弱，或者处理正在从数据中心转移到边缘设备？ 鉴于人工智能芯片在数据中心的成功，各种边缘芯片的市场潜力可能会推动并购，并吸引更多私募股权、风险投资和主权财富基金的兴趣：芯片公司已经与金融参与者结盟。我们能在 2025 年看到更多这样的情况吗？ 一些分析师预计，到 2025 年及以后，人工智能推理市场的增长速度将超过训练市场：这会对各个半导体行业和参与者产生什么影响？随着人工智能推理成本的快速下降，它将如何影响半导体芯片？ 随着人们更加关注可持续性，以及由于人工智能推动的电力需求激增而导致的电力消耗压力不断加大，行业如何在笔记本电脑、手机和物联网设备等小型设备中取得电源效率和性能之间的平衡？ 2 芯片设计“左移”，呼吁整个行业加强合作 德勤预测，到 2023 年，人工智能将成为人类半导体工程师的强大助手，帮助他们完成极其复杂的芯片设计流程，并使他们能够找到改进和优化 PPA（功率、性能和面积）的方法。截至 2024 年，新一代人工智能已实现快速迭代，以增强现有设计并发现可以在更短时间内完成的全新设计。2025年，可能会更加重视“左移”——一种芯片设计和开发方法，其中测试、验证和确认在芯片设计和开发过程的早期被提前——因为优化策略可以从简单的 PPA 指标发展到系统级指标，例如每瓦性能、每瓦 FLOP（或“每秒浮点运算”）和热因素。而先进的人工智能功能（图形神经网络和强化学习）的结合可能会继续帮助设计比人类工程师生产的典型芯片更节能的芯片。 领域专用芯片和专业芯片预计将继续比通用芯片占据主导地位，因为多个行业（例如汽车）和某些 AI 工作负载需要定制的芯片设计方法。然而，专用集成电路的广泛采用仍不太明朗，因为此类硬件的开发和维护成本高昂，可能会分散对其他 AI 进步的关注。但这正是新一代 AI 工具可以让公司设计出更专业、更有竞争力的产品（包括定制硅片）的地方。 3D IC 和异构架构带来了与排列、组装、验证和测试各种芯片相关的挑战，这些芯片有时可以预先组装。这种从单个产品设计转向系统设计的转变可以在早期融入软件和数字孪生——强调了早期和频繁测试的重要性。到2025 年，在流程上游同步硬件、系统和软件开发可能会有助于重新定义未来的系统工程，并提高整体效率、质量和上市时间。 为了发展并跟上设计面貌的变化，业界可能需要考虑处理复杂设计流程的新方法。芯片行业已经在探索数字孪生，以逐步模拟和可视化复杂的设计流程，包括移动或交换芯片以测量和评估多芯片系统性能的能力。数字孪生可以越来越多地用于提供物理终端设备或系统的视觉表示（通过 3D 建模），以协助设计的各个方面，包括机械和电气（软件和硬件）。设计师应该与电子设计自动化 (EDA) 和其他高科技计算机辅助设计/计算机辅助工程公司合作，以加强混合和复杂异构系统的设计、仿真、验证和确认工具和能力。他们还应该考虑使用和调整基于模型的系统工程工具，作为更广泛的 EDA“左移”方法的一部分。 由于设计和软件有望在下一代先进芯片产品的开发中发挥关键作用，因此在 2025 年，加强网络防御将变得更加重要。为了与左移方法保持一致，芯片设计人员应在芯片设计过程的早期集成安全性和安全测试。他们应该实施冗余和错误纠正和检测机制，以帮助确保系统即使某些组件发生故障也能继续运行，以及基于硬件的安全功能，例如安全启动机制和加密引擎。 需要考虑的战略问题： 随着芯片设计中的人工智能变得越来越普遍和普遍，并且 EDA 越来越多地支持人工智能，行业如何才能通过始终让人类工程师参与其中并让他们在整个过程中发挥重要作用，主动确保复杂设计过程中的信任和透明度？ 在定制硅片设计的情况下，设备原始设备制造商、产品设计师和芯片设计师之间的关系性质是什么？芯片公司和最终客户之间的一些差异化因素是什么？增加定制化是否会在产品定价方面带来规模优势，或者降低生产原型的成本或加速原型生产？ 新的工具和方法可能需要更广泛的芯片行业（包括 EDA 和设计公司）考虑长期方向和目标。在此背景下，半导体公司应该从系统工程和芯片开发/研发的角度解决哪些方面的问题？ 对更快速、更复杂芯片的设计以及更快的速度不断增长的需求将如何影响制造能力和产能，特别是对于后端参与者（先进封装代工厂和外包半导体组装和测试）？ 3 半导体行业人才挑战加剧 在德勤 2023 年半导体行业展望中，我们估计该行业到 2030 年需要增加 100 万名技术工人，即每年增加 10 万名以上。两年后，这一预测不仅成真，而且人才挑战预计将在 2025 年进一步加剧。从全球来看，各国都无法培养足够的技术人才来满足其劳动力需求。 从核心工程到芯片设计和制造、运营和维护，人工智能可能有助于缓解一些工程人才短缺问题，但技能差距依然存在（图 5）。到2025 年，吸引和留住人才可能仍将是许多组织面临的挑战，而问题很大一部分是劳动力老龄化，这在美国甚至欧洲更为突出。再加上复杂的地缘政治格局和供应链脆弱性，很明显，全球人才供应都面临压力。 随着美国和欧洲制造、组装和测试的回流，芯片公司和代工厂在 2025 年可能会面临压力，因为它们需要在当地寻找更多人才。例如，人才挑战是新工厂开业延迟的原因之一。与此相关的是，“友岸化”（与被视为盟友的国家或地区的公司合作）可以为供应链提供稳定性和弹性，尤其是对美国和欧盟而言。但它也要求在马来西亚、印度、日本和波兰等目的地寻找合适的技能，以帮助满足新的产能需求和人才角色。 芯片公司不能继续争夺同样有限的人才资源，同时还期望跟上行业技术进步和产能扩张的步伐。那么，半导体公司在 2025 年可以做些什么来解决人才难题呢？ 为了吸引人工智能和芯片人才，芯片公司应该考虑提供一种信任感、稳定性和预期的市场增长。这样，他们可以帮助让该行业对高中毕业生和新进入者更具吸引力，从而帮助重振人才渠道。 希望从各自国内芯片法案中获益的国家应考虑将战略目标和与劳动力发展和激活相关的方面纳入其中。一些例子可能包括培训计划、扩大职业和专业教育以及当地芯片公司为获得资金而承诺提供的就业机会。半导体公司应考虑与教育机构（高中、技术学院和大学）和当地政府组织合作，利用芯片资金开发和策划符合该地区特定行业需求的有针对性的劳动力培训和发展计划。 半导体公司应设计灵活的技能提升和再培训计划，以实现职业道路的灵活性，帮助解决未来劳动力技能和差距问题。此外，他们还应实施和利用先进的技术和基于人工智能的工具来评估各种人才相关因素，例如供应、需求以及当前和预计的支出，以执行复杂的劳动力情景建模，以支持战略人才决策。 需要考虑的战略问题： 如何根据专业领域（例如设计和知识产权、制造、操作员、工程和技术角色）对劳动力进行描述和细分？行业如何根据这些角色以及招聘的特定地理区域定制人才采购和技能发展战略？ 一个新兴趋势是代理人工智能：多模式、多代理人工智能能否部分解决迫在眉睫的人才短缺问题？ 在将新人才融入主流劳动力队伍时，应考虑哪些细微差别和因素以确保企业文化的一致性？应解决与人才保留问题和人才管道发展差距相关的哪些风险和陷阱？ 作为未来人才管道开发的一部分，应该考虑哪些相邻的技术劳动力类型，以及整体人才组合应该是什么样子，包括全职和零工，以帮助公司在未来一到两年内占据强势地位？ 4 在地缘政治紧张局势中构建有弹性的供应链 德勤的 2024 年半导体展望已经深入讨论了地缘政治紧张局势，那么 2025 年又有哪些新情况呢？ 一样……但更多。例如，2024 年 12 月，刚离任的政府发布了一份新的美国出口限制清单，主要仍集中在先进节点上（尽管有人猜测限制可能会扩大到包括一些相对不太先进的节点）。这些限制现在包括围绕先进检测和计量的单独附加类别。此外，许多（超过 100 个）新实体（主要是中国）已被添加到受限实体列表中。 作为这些限制措施的一部分，美国似乎正在采取“小院子、高围栏”的半导体出口限制方式。其目的是对相对较小的芯片技术子集施加高水平的限制，重点是国防技术，包括先进武器系统和军事应用中使用的先进人工智能。 新的限制措施（如果由新政府实施）进一步表明，人工智能的发展越来越被视为国家安全问题。在这些新限制措施出台的第二天，中国宣布进一步限制镓和锗（以及其他材料）的出口，这两种材料都是制造多种半导体的关键。正如我们在 2024 年预测的那样，持续的材料限制可能会对芯片行业构成挑战，但也是该行业加大电子垃圾回收力度的当务之急。 2025 年 1 月中旬，已离任的政府宣布了《人工智能技术扩散临时最终规则》。《临时最终规则》将对芯片出口实施新的管制。 在撰写本文时，尚不清楚新一届政府是否会取消 12 月和 1 月的限制措施、进行修改，甚至提出额外的限制措施。 此外，新政府还提议增加关税，包括对来自中国、墨西哥和加拿大的商品征收关税。69鉴于大多数半导体供应链的全球性，即将离任的政府提出的新的人工智能相关芯片出口管制以及计划中的更高关税可能会产生影响，并可能使供应链的管理变得更加复杂，从而转移利润、成本等。而且这种影响可能会影响整个供应链（包括研发和制造），并影响各个国家和地区的行业政策的制定方式。 当然，还有其他地缘政治风险或变化：乌克兰/俄罗斯和中东的冲突仍在继续，可能会影响半导体制造、供应链和关键原材料。但芯片行业还有其他薄弱环节：韩国 12 月的戒严令凸显了全球供应链对某些类型半导体的依赖和集中，尤其是在最先进的技术领域。作为集中度的一个例子，全球近 75% 的 DRAM 内存芯片都是在韩国制造的。 不仅仅是地缘政治因素会中断关键材料供应：2024 年的飓风海伦 (Hurricane Helene) 曾短暂关闭北卡罗来纳州的两座矿山，这两座矿山是全球几乎所有超高纯度石英的产地，而石英对于制造芯片制造过程中的关键部件——坩埚至关重要。由于气候变化，飓风、台风和其他极端天气事件预计将变得更加频繁和猛烈，扩大关键材料来源可能仍是供应链的首要任务。 值得注意的是，截至 2024 年底，美国及其盟友的出口限制措施中一个关键部分正在产生影响：对极紫外光刻机的限制似乎构成了一道障碍，阻止中国公司大规模生产先进节点芯片并获得可接受的产量。虽然使用较旧的深紫外技术制造了数量有限的先进工艺芯片，但良率很低，不经济，这种情况预计至少会持续到 2026 年。 需要明确的是，即使行业增长了近 20%，半导体供应链在 2024 年仍然运转良好。目前，没有理由相信 2025 年的供应链会缺乏弹性，但风险始终存在。考虑到人工智能芯片在 2025 年及以后的重要性（高达销售额的 50%，也许是75%），以及尖端芯片所需的处理器、内存和封装的相对更高集中度，该行业可能比以往任何时候都更容易受到供应链中断的影响。尽管由于各种芯片法案，该行业在地理上的集中度可能会降低——在岸外包、回岸外包、近岸外包和友岸外包等举措都还处于早期阶段——但至少在未来一两年内，该行业仍然非常脆弱。 需要考虑的战略问题： 鉴于不断变化的地缘政治环境和不断升级的出口限制，回流与离岸外包应该如何搭配？行业应如何考虑对曾经友好国家和盟友的现有供应链渠道合作伙伴关系（即友邦外包）的潜在破坏？ 由于不可预测的气候变化影响材料和零部件供应，再加上本已复杂的地缘政治格局，这一因素将如何影响全球数十个国家正在雄心勃勃规划和推广的前端晶圆厂和后端封装测试厂？ 如果贸易战继续升级，对人才的获取和供应意味着什么？出口限制是否会进一步扩大，并最终导致芯片竞赛中各国面临更广泛的人才流动挑战？ 鉴于有将生产活动转移到美国的动机，拥有芯片制造能力的国家将如何应对美国可能征收的额外关税？考虑到更高的成本，高附加值的生产活动是否是转移到美国的理想选择？美国公司是否会重新考虑其离岸制造投资和活动？ 5 未来的路标 展望2025年，半导体行业高管应留意以下迹象： 目前，人工智能在半导体方面的高额支出与企业能够将其人工智能产品货币化之间存在着不匹配的情况。对于 2025 年，“投资不足的风险大于投资过度的风险”这一论点似乎仍占主导地位，但如果这种态度发生转变，对人工智能芯片的需求可能会变得比预期的要弱。 来自敏捷芯片初创公司的竞争可能会加剧，对整个半导体行业的现有企业构成挑战。值得注意的是，人工智能芯片初创公司在 2024 年第二、第三和最后一个季度在全球范围内获得了累计 76 亿美元的风险投资，其中几家初创公司提供专业解决方案，包括可定制的基于 RISC-V 的应用程序、芯片、LLM 推理芯片、光子集成电路、芯片设计和芯片设备。 由于美国和其他主要市场的利率可能会进一步下降，有利的信贷环境可能会成为芯片行业并购的顺风，而该行业的并购在 2024 年已经出现上升趋势。此外，随着两个不同的芯片市场的发展（一个是人工智能芯片市场，另一个是所有其他类型芯片市场），该行业可能会经历并购和整合，尤其是当拥有宝贵知识产权的公司落后于同行并被视为有吸引力的目标时。尽管如此，全球范围内可能出现的更严格的监管和贸易冲突可能会抑制交易环境。 随着地缘政治挑战席卷全球，芯片公司应该做好应对进一步中断的准备。即使回流、友好外包和近岸外包势头强劲，传统的渠道合作伙伴模式和联盟关系也可能被颠覆。长期的地区冲突和战争可能会进一步影响重要材料和库存的流动。所有这些都可能扰乱半导体公司的需求计划，要求它们更加灵活，调整供应链和采购合同以及定价条款。 资本支出和收入的很大一部分是由人工智能和生产这些高度先进的人工智能芯片所需的先进晶圆推动的。然而，汽车、工业和消费领域的晶圆需求仍然低迷，而手机和其他消费产品的需求有所上升。到 2025 年和 2026 年，虽然总体收入和资本支出似乎继续呈上升趋势（至少在未来 9 到 12 个月内），但人工智能相关支出的任何下降趋势和零部件短缺都可能对更广泛的全球半导体和电子供应链产生不利影响。
从用于 MEMS 的大型 TSV 到用于背面电力输送的纳米 TSV，这些互连的经济高效的工艺流程对于使 2.5D 和 3D 封装更加可行至关重要。 硅通孔 (TSV) 可缩短互连长度，从而降低芯片功耗和延迟，以更快地将信号从一个设备传输到另一个设备或在一个设备内传输。先进的封装技术可在更薄、更小的模块中实现所有这些功能，适用于移动、AR/VR、生物医学和可穿戴设备市场。 TSV 最广为人知的用途或许是在高带宽内存中，与 DDR5 内存相比，DRAM 芯片堆叠越来越高，能够以更小的体积和更低的功耗更快地传输数据。TSV 最初用于 CMOS 图像传感器，但它们也支持与微机电系统 (MEMS)、RF 系统和新兴的逻辑器件背面电源方法的逻辑集成，该方法通过薄硅基板将电源连接到正面 CMOS 晶体管。TSV 的尺寸因应用而异，CMOS 图像传感器的 TSV 尺寸为几十到几百微米，硅中介层为几十微米，背面电源传输的 TSV 尺寸为 5nm 以下。 图 1：TSV 的尺寸范围从 µm 到 nm 直径，深度范围也很广。来源：imec 尽管 TSV 的制造已有数十年历史，但这些工艺流程的高成本限制了 TSV 在现有应用之外的广泛普及。随着通孔变得越来越窄、越来越深，制造成本也随之增加，因为更深的沟槽需要更长的时间来蚀刻，连续衬垫和阻挡金属更难沉积，而且必须更精确地控制镀铜以确保可靠的连接。因此，设备和材料供应商非常注重为各种应用生产一致、可靠的 TSV，同时降低成本。 一个关键的工艺考虑因素是 TSV 对周围区域施加的机械应力和热应力。通孔的纵横比（特征深度与直径之比）越大，制造工艺对周围硅片产生的拉伸应力就越大，这会影响载流子迁移率，进而影响晶体管的开关速度。这就是工程师们谈论所谓的“禁入区”的原因，禁入区是周围必须没有任何有源电路的区域。不幸的是，随着 I/O 数量的增加和 TSV 之间的间距越来越小，所需的禁入区不断缩小。在某种程度上，芯片布局正在从系统级优化 TSV 布局（系统级协同优化），以便更有效地利用宝贵的硅片空间。工程师们也在探索 TSV 邻近效应的原因，这有助于最大限度地缩小这个缓冲区的大小。 Ansys产品营销总监 Marc Swinnen 表示：“中介层由硅制成，而 TSV 则用铜填充，因此 TSV 和中介层之间存在不同的膨胀。这意味着 TSV 的分布将决定物体的弯曲程度。理想情况下，您希望将这些 TSV 分布在一个完美的网格中，以便应力均匀地分散到各处，但 TSV 的放置方式并非如此。它们的放置是为了实现连接，这意味着您拥有 TSV 集群，然后是一些空隙。因此，TSV 分布将导致各处应力不对称。” 为了测试紧密排列的 TSV 是否会产生影响长期可靠性的应力，索尼的 Masaki Haneda 及其同事最近测量了三晶圆堆叠中的 TSV 邻近效应，这些堆叠中的 TSV 间距为 6µm，铜-铜混合键合连接为 1µm。研究人员表示：“特别是要以更密集和更精细的间距布局 TSV，了解 TSV 邻近效应对于最大限度地减少器件放置的禁入区非常重要。”他们将硅阱电阻放置在靠近第二晶圆上的 TSV 处，因为电阻对硅 TSV 邻近效应很敏感。在这种情况下，在测试了 TSV 中氧化物的应力诱导空洞和时间相关电介质击穿 (TDDB) 后，确保了高可靠性。 TSV 对可靠性问题的敏感性很大程度上归因于工艺问题。与体积小得多的 BEOL 铜互连类似物一样，TSV 制造所涉及的所有步骤都依赖于之前工艺的良好结果。“填充不良的 TSV，例如填充不足或填充有空隙的通孔，会导致产量损失，” Lam Research先进封装技术总监 CheePing Lee 表示。“填充不良是一个具有挑战性的问题，可以归因于多种因素，例如传入晶圆质量差（电镀前种子覆盖不连续），或电镀设备或化学问题。” TSV 的制作方法 电镀只是 TSV 工艺中的一个步骤。制造 TSV 总共需要五个工艺步骤。首先，通过光刻图案化定义沟槽特征，然后进行反应离子蚀刻 (RIE) 步骤，在硅基板上创建各向异性（大多为单向）沟槽。接下来，沿侧壁沉积一层薄 SiO2衬垫，防止硅受到铜污染。然后，使用 PVD、长距离 PVD 或可能的原子层沉积 (ALD) 沿通孔侧面和底部共形沉积 TaN 或 TiN 等阻挡金属。然后，使用电化学沉积 (ECD)（也称为电镀）将铜完全填充间隙。最后，使用化学机械平坦化 (CMP) 将顶部的铜覆盖层抛光掉。 值得注意的是，根据具体应用，TSV 中可以使用除铜以外的其他导体。多晶硅填充通常用于 MEMS，而钨填充可用于标准单元的背面电力传输连接。 硅的反应离子蚀刻 (RIE) 遵循 Bosch 方法，其中蚀刻（使用 SF 6气体）在多个重复循环中快速切换到钝化（C4F8）。蚀刻和沉积之间的这种切换会沿沟槽产生扇贝状轮廓。必须完全优化 RIE 工艺以创建光滑的通孔，从而实现所需的金属台阶覆盖率和低总电阻。沉积和蚀刻之间的更快切换可以加快该过程。 衬垫氧化物通常使用等离子增强 CVD 沉积。此外，整个 TSV 构建过程中都使用湿式清洁步骤，以确保在下一个工艺步骤之前清除所有工艺残留物和颗粒。 重要的是，TSV 流程可以在制造任何有源器件之前插入，这称为先通孔处理。中间通孔涉及在前端器件存在之后（线路前端）但在形成接触和金属互连（线路后端）之前进行 TSV 处理。第三种可能性是后通孔，发生在部分或全部后端互连到位之后。 CMOS 图像传感器是首批使用 TSV 的应用之一，它们采用后通孔方法。使用晶圆对晶圆混合键合将各个晶圆连接在一起后，TSV 流程在晶圆背面进行。先通孔 TSV 用于硅中介层，而中通孔或后通孔方法正在为新兴的 3D-IC 市场开发。 在任何 TSV 工艺步骤中都可能形成多种类型的缺陷，这些步骤包括光刻、深反应离子蚀刻 (DRIE)、氧化物衬垫沉积、阻挡金属沉积、铜种子、铜电化学沉积（电镀）和 CMP。电镀后，铜中的任何空隙都可能导致电阻升高、机械强度下降，甚至设备故障。需要注意的其他突出缺陷包括图案错位、沉积不均匀和填充不完整，这些缺陷可能会降低性能或成为长期可靠性风险。 随着 TSV 尺寸越来越小，薄阻挡层金属仍需要提供保形沉积，尽管批量生产中的低产量迄今为止使工艺流程中保留了更成熟的沉积工具，但 ALD 仍被视为一种替代方案。“原子层沉积是一种众所周知的技术，但挑战在于将 ALD 引入大批量环境，”Lam Research 客户支持业务集团和全球运营执行副总裁 Patrick Lord 在最近的一次演讲中表示。“随着尺寸不断缩小，接触点数量和接触电阻不断增加。ALD 工艺的改进使我们能够最大限度地增加导电材料的面积，以最大限度地降低电阻。挑战在于如何高效地完成这项工作。” 但并非每种应用都会将 TSV 工艺推向极限。以采用 TSV 的 8 层、12 层和 16 层 DRAM 堆栈为例，这些堆栈使用薄硅片两侧的微凸块进行连接。“对于 HBM，TSV 变得更小，但也更浅。纵横比保持在 10:1 左右，”Lee 说。“目前，重点是提高 TSV 形成设备的生产率，因为 TSV 制造成本高昂——例如，蚀刻速度更快，同时保持整个晶圆的通孔深度和轮廓均匀。” 电镀平台供应商寻求快速填充晶圆上的 TSV 沟槽，并实现晶圆与晶圆之间的一致性。此工艺优化需要工具制造商和材料供应商密切合作，开发在电镀槽中精确管理的专用 TSV 电镀化学品。电镀化学品包括可提高附着力并促进较小沟槽填充的整平剂。 TSV 流程的目标是持续创建低应力、无空隙的 TSV。TSV 技术可实现芯片间的高密度垂直互连，从而显著减小终端设备的三维尺寸。与长引线键合相比，较短的互连长度还可降低设备的功耗、提高数据传播速度并提高系统的可靠性。这就是 TSV 技术对 3D 技术的成功至关重要的原因。 TSV 流程还需要与后续焊料凸块、微凸块或混合键合互连紧密集成。机械和电气因素都会发挥作用。微凸块的关键参数包括 TSV/凸块/PCB 接口处的出色电阻率、一致的凸块高度（共面性）、无部分或完全损坏的凸块、凸块之间无短路等。 从整个系统的角度来看，行业需要时间才能从高端应用（例如与高带宽内存集成的 HPC 上的 SRAM）转向集成具有不同功能的多种设备（例如光子集成电路、逻辑和内存、射频和毫米波、电容器等）。封装级系统建模已经在进行中，这有助于构建有价值的原型，以帮助理解各种 3D 集成问题以及它们如何影响系统性能和可靠性。 Amkor公司负责芯片和倒装芯片 BGA 封装开发和集成的副总裁 Mike Kelly 表示：“封装组装中的虚拟制造使公司能够在创建物理原型之前评估设计变更对制造工艺的影响。这不仅加快了产品开发周期，而且还最大限度地降低了代价高昂的错误风险。” nSV 背面供电的出现是三大代工厂为 2nm 节点器件开发的一种新方法。通过在先进逻辑芯片中使用大约 15 层铜互连将电源与信号线隔离，背面配电可通过降低电压下降和 RC 延迟将功率损耗降低高达 30%。 背面供电至少有三种方法，每种方法的工艺复杂程度都在不断提高，但都具有更好的扩展性和性能优势。最激进的形式是在制造器件之前在鳍片之间创建纳米硅通孔（先通过）。最不激进的形式是将电源线向上铺设到已制造的器件上方（通过中间）。 “第一种方法是从正面到背面的 TSV 或接触。 因此，你可以想出不同的方法，但不可避免的是，你需要有 3D 空间来制作那个接触孔，”imec 高级研究员、研发副总裁兼 3D 系统集成项目总监 Eric Beyne 解释道。“它位于标准单元的 Vdd 和 Vss 边界处。这就是所谓的背面 TSV 的用武之地。” 这种金属触点可以从晶圆的正面创建，然后抛光硅片以露出触点。或者，该过程可以从晶圆的背面进行，并在正面进行抛光。“或者你可以采取中间步骤，就像我们展示的将纳米硅通孔置于埋入式电源轨上一样，”Beyne 说。 图 2：正面供电网络（左）至背面供电网络（中）至带有 nTSV 的 BSPDN。 来源：imec Imec 最近提出了不同的集成方案，Beyne 及其同事展示了 nTSV 先行和 nTSV 后行流程。这些工艺包括将硅片背面研磨至 5µm 厚度（最终为数百纳米）、晶圆间键合和光刻校正，以解决制造和键合热工艺造成的变形。最终的 nTSV 尺寸在 1µm 以下，深度为 5µm。 另一个问题是细间距金属层的电阻增加，这会增加 BEOL 中布线资源的使用，以低阻抗传输电力。这对 EDA 工具的布局布线效率造成了额外的限制。 结论 小芯片概念的出现和 3D 集成应用的不断增长引起了人们对硅通孔技术的极大关注。TSV 在硅中介层和三维 (3D) 异构集成方案中起着至关重要的作用。随着互连集成密度的不断提高，具有小临界尺寸 (CD) 和高纵横比 (AR) 的 TSV 的金属填充变得越来越具有挑战性和成本。因此，越来越多的趋势是研究高质量和低成本的方法来创建和填充更小、更深的 TSV，同时确保与其他芯片的出色连接，无论它们是连接到凸块、微凸块还是混合键合。 工具制造商和材料供应商将继续开发用于互连 3D 封装并最终用于 3D-IC 的下一代 TSV 解决方案。
光刻对准标记的简单介绍 微纳加工时为保证器件功能正常，属于单一结构的不同光刻步骤的图案必须相互对齐。在光刻技术中，光刻辅助对准标记（以下简称对准标记）是用于实现光刻层之间对准和对位的关键元素，它们是位于光刻掩膜和基片（或芯片）上的特殊图案，通常为一组小而精确的几何形状。对于多层光刻工艺，每一层的对准标记都会被设计师精心布置和制造。科学的、布局合理的对准标记在器件的制备过程中扮演着重要的角色。 在光刻处理晶圆的时候，晶圆上通常包括一组对准标记，这些标记具有高精度特征，以便后续曝光以这组标记作为参考（如图1所示）。对准标记通常也被包含在后续图层中，因为随着工艺流程的进行，原始对准标记可能会被抹去。要给晶圆上的每个对准标记加上标签/标号，以便我们更好的识别它，并且每个图案都应该指定好它对应的标记（及其位置）。这样操作人员可以通过观察这些对准标记，很容易在短时间内找到正确的特征，从而快速准确地确认掩膜版和晶圆的相对位置。 图1：使用对准标记来对齐后续图层 根据所用光刻设备的不同，掩膜版上用于对准的标记图形可能会转移到晶圆上（如图 2 所示）。 图2:在光刻过程中将掩膜对准标记转移到晶圆上 （接触式光刻） 在这种情况下，必须设计对准标记的位置，使其不会影响后续的晶圆加工或设备性能。例如，图3所示的对准标记在晶圆DRIE蚀刻后将不复存在。掩膜对准特征的图案转移到晶圆上还可能会抹去晶圆上的对准特征。在这种情况下，对准标记的设计应尽量减少这种影响，或者在晶圆上复制多个对准标记，这样就会留下对准标记，供其他掩膜套准。 图3:晶圆蚀刻的对准标记设计考虑不周 （十字标记被刻蚀并丢失） 对准标记在晶圆上也不可以随意放置，因为用于执行对准的设备可能行程有限，因此只能对准晶圆上特定区域内的特征（如图4所示）。区域位置的几何形状和大小也可能随对准类型的不同而变化，因此在确定对准标记的位置之前，应考虑所用的光刻设备和对准类型。通常使用两个对准标记来对准掩膜和晶圆，一个对准标记足以在x和y方向上对准掩膜和晶圆，但需要两个标记（最好间隔较远）来校正旋转中的微小偏移。 图1：使用对准标记来对齐后续图层 对准标记在光刻技术中发挥着至关重要的作用，它们提供了对准、补偿和反馈的参考点，确保多层光刻工艺的精确性和可靠性。通过对准标记的使用，可以实现高精度的图案转移，满足当今微电子和集成电路制造中对高分辨率和尺寸精确度的要求。 下面是给大家的 一些设计掩膜版时的小建议 01 为了避免光刻过程出现错误，要求光刻版上须有唯一的标识（通常包含光刻版的名称、制版日期和版本号、层号)，在光刻版上的右下角（注：铬面朝上）清楚地标注，这将有利于操作人员的辨认。另外最好将这个标识登记在光刻工艺的流程单上。 02 对准标记的作用在于迅速地定位并且完成精确的套准，也就是要兼具粗对准和精对准的双重功能。 03 对准标记的布局要遵循唯一性和冗余性。在同一单元，不要出现两套一样的对准标记，否则容易引起图形错位对准。同时，对准标记要备份一到两组以防对准标记遭到破坏。备份的对准标记与主标记要采用不同的精对准标记。 04 选取合理的套刻关系，应尽量避免单一方向的逐次套准，减少套刻累积误差。对准标记的损坏和再生，在深腐蚀中，凸角的对准标记图形会受到破坏，这时要根据实际情况考虑对准标记的再生或者保护。 主要参考文章： https://sites.engineering.ucsb.edu/~sumita/courses/Courses/ME141B/Alignment.pdf 微电子行业光刻辅助对准标记规范(草稿)
摘要 随着新一代信息装备内部SiP集成密度不断提升，传统的平面混合集成技术已接近极限，芯片三维 集成技术必将成为未来SiP内部集成的主流形态，激光隐形切割技术是芯片三维集成技术的关键技术之一。介绍 了激光隐形切割技术在芯片三维集成中的用途。通过传统分片技术与隐形切割技术的比较，阐述了各种晶圆分片 工艺的技术特点，对隐形切割的基本原理、改质层的形成机理、切割方法、激光器参数选择做了详细分析。重点 介绍了隐形切割技术在GaAs芯片三维集成分片工艺中的典型应用，对有关问题给出了解决方案。 新一代信息装备向着“一体化、网络化、微型 化、智能化”方向发展，其核心就是基于一体化综 合阵列来开展研究与攻关，而极致轻薄的阵列形态 就需要微系统三维异构集成技术的支持。传统平面 混合集成技术已无法满足需求，亟需采用芯片三维 集成 (3D IC)技术将SiP集成密度提升1~2个数量级。芯片三维集成技术是微系统三维异构集成的核心内 容之一，该技术有两大内涵：一是将传统的“芯 片金丝互连”转变为“无引线倒装互连”(如图1所 示)，以解决高密度集成瓶颈问题；二是将装配方式 由“先切后装”转变为“先装后切”(如图2所示)， 将散件来料装配转变为整晶圆装配，大幅提升集成精度、一致性、生产效率。对此，有两个工艺技术 尤为重要，首先需要采用高精度倒装焊接工艺实现 芯片无引线互连，以提升产品通道的幅相一致性、 减小损耗，并减少引线弧高和焊盘所占用的集成空 间。其次需要采用激光隐形切割工艺实现芯片三维 集成后的晶圆分片，通过该工艺能力形成无粉尘、 切割道小、完全干法的晶圆分片能力，实现针对植 球或芯片堆叠后的晶圆的高品质切割，以满足“先 装后切”的批量制造转变。 1 芯片三维集成技术 单芯片降低特征尺寸实现功能密度的提升越来 越难，并且现有基于引线互连的平面混合集成技术 的集成能力已逼近极限，芯片三维集成提升集成度 已成为业界共识。通过无引线的互连方式，实现芯 片与芯片的直接三维堆叠，即芯片三维集成技术， 提升功能密度、实现宽带数据交互、降低收发延 时，是微系统高密度集成的必然选择。 芯片三维集成通过微凸点实现芯片之间的面对 面直接互连，减少了基板的成本和装配环节，提升 了单元集成密度，其典型应用如图3所示。T/R组件 中幅相控制器件是重要功能器件，芯片面积大，宽 带芯片尺寸一般大于4 mm×4 mm，且必须配套互补 金属氧化物半导体（CMOS）的波控芯片使用（芯 片尺寸2 mm×2 mm），单层电路平铺方式无法满足 要求，采用3D IC的方式可以实现该幅相多功能芯片 与波控芯片的三维堆叠，保障功能性和可靠性的同 时，提升集成密度。 芯片三维集成的典型工艺流程如图4所示，可以 看出有两个关键工序都要采用晶圆分片，分别于植 球后的晶圆切割和芯片三维堆叠后的晶圆切割。 2 晶圆分片工艺分析 晶圆分片是芯片三维集成关键步骤之一。为了 满足产能、良率和可靠性目标，晶圆分片过程要求 更可靠和高效。随着一代又一代的技术更迭，芯片 封装尺寸减小，数字IC采用了更为复杂的Low-k 层 间介电层（Inter-Layer Dielectric，ILD）材料，微波 集成电路采用了化合物半导体（GaAs、SiC等）材 料，对于晶圆分片工艺的要求变得越来越苛刻，传 统的砂轮切割已不再适应，发展出了激光切割和等 离子切割技术。 2.1 砂轮切割 砂轮切割是半导体行业最成熟的晶圆分片工 艺，但由于砂轮刀片是一种机械分片过程，过程中 会产生机械振动和应力，可能产生崩边、裂纹、沾 污、介电层起层等现象（如图5所示），切割过程还 需要研磨液冲刷降温和清洗粉尘。 2.2 激光全切 如图6所示，当切割速度要求比较高或晶圆厚度 减小时，砂轮分片的工艺良率会降低。然而，在先 进封装中，半导体晶圆会越来越薄，当晶圆厚度小 于150 μm时候，推荐采用激光切割工艺。相较于传 统的金刚石砂轮切割工艺，激光切割通过高速运行 的脉冲激光器对材料进行非接触式加工，激光全切 主要针对切割道中含Low-K层或金属层的晶圆，因 Low-K层材质既硬又脆，机械强度低，若使用普通 的刀片进行切割加工，会发生Low-k层或金属层起 层和外观不良。因此必须先用激光开槽设备去除切 割道表面的Low-K层再用砂轮切割，或直接用全自 动激光设备进行全切。激光全切相比砂轮切割，有 效减少了碎屑和崩边。但整个加工过程是利用激光的高能量将材料从表面到底部全部烧蚀去除，为避 免烧蚀过程对芯片产生不良影响，仍然需要涂保护 胶并清洗，必要时清洗液还需要进行危化处理（如 GaAs晶圆切割后排废液）。 2.3 激光隐形切割 激 光 切 割 工 艺 又 分 为 激 光 完 全 切 割 （ F u l l Cutting，简称全切）和激光隐形切割（Stealth Dicing，简称隐切）两种方式。激光隐形切割技术主 要是将脉冲激光透过晶圆表面在材料内部聚焦，在 材料内部形成改质层，再借由扩膜或裂片等方法将 晶圆分割成单颗晶粒。切割材料的表面基本没有碎 屑产生；同时隐形切割采用干法工艺减少了生产过 程中的清洗工序，同时解决了传统切割技术在芯片 分割过程中带来的机械及热损伤问题，可以明显减 少解理过程中产生的崩边和斜边等缺陷，提升产品 良率。得益于激光隐形切割的原理，隐形切割的切 割道宽度比砂轮切割和激光全切的切割道窄，有助 于减小切割道宽度和增加晶圆上的晶粒数，提高单 位面积晶圆上芯片的产出率。 2.4 等离子切割 晶圆厚度小于50 μm时兼顾切割效率可以采用 等离子切割工艺。等离子切割工艺基本原理是使用 反应气体进行干法刻蚀，类似于硅通孔技术（TSV） 的深孔刻蚀工艺。该工艺最大的特点是能够在整个 晶圆表面同时进行高精度加工，效率非常高，很适 合于超薄的微小芯片的分片，加工过程芯片损伤 低，并可以进行异形加工。 综上所述，砂轮切割、激光全切、激光隐形切 割、等离子切割四种晶圆分片工艺各有不同的特点和应用场景（见表1）。对于射频芯片三维集成中 常用到GaAs芯片、3D IC和微机电系统（MEMS）等 无法清洗的微结构，激光隐形切割技术无粉尘、完 全干法工艺的优势非常明显。过去该技术长期被国 外垄断，目前国内一些半导体装备制造企业已获得突破。 3 激光隐形切割技术 隐形切割的原理（如图7所示），激光在聚 焦透镜等光学机构的作用下，超短脉冲激光束在焦 点附近的空间上高度聚焦压缩，焦点区域的晶圆材 料吸收激光的高峰值功率，发生多光子吸收效应， 将电子从材料中激发，形成自由电子，随后由于库 伦斥力直接破坏材料结合的分子键或原子键，材料 单晶结构收缩，晶状改变产生了微爆点，连续等间 隔裂痕，形成向晶片正排列的爆点在材料内部引起 一定深度的改质层。改质层上下两侧的单晶结构因 非线性吸收应力而产生从两个表面向外延伸的“龟 裂”，这种龟裂现象是促使晶片分割的重要因素。通常将上述的改质层及其周边材料的龟裂区称之为 SD（Stealth Dicing）层（如图8所示）。 由此可见，激光隐形切割是一个完全干法、 无尘的工艺，对于无法清洗的微结构（如3D IC、 MEMS）和对微粒敏感的光学器件都有明显应用优 势。对于植球后的晶圆或芯片三维堆叠后的晶圆一 般都不便于湿法清洗，尤其针对有空气桥的晶圆产 品，冲洗会将空气桥冲塌。同时对于微波集成电路 常用的GaAs材料而言，由于As为危化品，砂轮切割 或激光直切，都会产生有毒的粉尘与废水，处理困难。而采用激光隐形切割，加工效率高，切割效果 好，几乎没有芯片损坏的风险，并可实现GaAs表面 几乎无粉尘污染，材料低损耗，进一步有效避免粉 尘与废水的产生，是一个环保的低成本方案。 4 GaAs晶圆激光隐形切割方法 以GaAs晶圆隐形切割为例，分片全流程步骤 为：贴膜→隐切→裂片→扩膜，系统工作原理如图9 所示。 4.1 贴膜 贴膜主要用于圆片分片前的晶圆保护，防止薄 片分片时芯片移位或颗粒物飞溅。晶圆贴膜按照工 作方式可分为滚压式和真空式。滚压式贴膜在工作 过程中由滚筒与圆片轻微接触以排出圆片与膜之间 的空气，因此圆片会承受一定的压力，详见图10所 示。真空式贴膜则是通过抽真空的方式将圆片与膜 之间的空气抽排干净，实现晶圆与膜的紧密贴合，整 个过程中圆片仅承受很小的压力，详见图11所示。 4.2 隐形切割 如图12所示，激光隐形切割过程是通过透镜将 均匀发出的激光束聚焦到材料的内部，晶圆在高精 度平台的匀速运动带动下，在材料内部形成等间距 的微爆点，从而实现将材料隐形切割的目的。当激 光束聚焦在GaAs材料内部时，多光子吸收的能量不 会大量转化为热能，只会在材料内部引起一定深度 的改质层，形成改质层后，通过裂片机和扩膜机分 离芯片。此工序激光器的参数选择是关键。 4.3 裂片 GaAs材料的解理性不如Si材料，隐形切割不能直接扩膜，如图13所示，需要一台裂片设备通过裂片 刀纵向施压，辅助晶圆解理开。需要通过选择裂片 机合适的速度和功率，调节裂片刀的压力，压力大 小与产品的厚度有关，也与隐形切割的SD层厚度有 关，其中SD层占晶圆厚度的百分比是裂片最关键的影响因素。 4.4 扩膜 晶圆的扩膜分离原理如图14（a）所示，当扩膜 机的圆柱台从底部向上推动扩晶环，扩晶环与贴片环 （铁环）之间的距离拉大，UV膜会受拉伸后产生一 个径向的张力向四周扩展。如图14（b）所示,工艺过 程中为确保质量，要用一个尺寸合适的扩晶环（尼龙环）让受力更均匀。 5 GaAs隐形切割的激光器关键参数分析 激光器参数的理论分析对工艺需求方案和技术要 求的提出至关重要，隐形切割应根据晶圆材料特性选 择合适的激光波长，使激光能够透射过晶圆表层，在 晶圆内部形成焦点（即所谓的半透明波长）。首要条 件是激光光子能量小于GaAs材料的吸收带隙，在光学上呈透明特性。只有当光子不被或少量被材料吸收 时，光学上才会呈现透明特性。光子吸收作用可以引起电子在不同的状态之间的跃迁，使电子从低能级跃 迁至高能级。半导体对光能量吸收的强弱，通常用吸 收系数描述。假设光照强度为I(x)，单位距离的吸收 系数为α（单位为cm-1），在dx内吸收能量为： dI(x)=-α·I(x)dx （1） 则半导体的内部光强可表示为：I(x)=I(0)·e -α·x) （2） 其中，吸收系数是光能量的函数，吸收系数对 光能量（波长、波数或频率）的依赖关系称为吸收 光谱。图15所示为常见半导体材料（如Si、Ge、GaAs等）的吸收光谱，波长在0.87 μm附近GaAs吸收 系数发生剧烈变化是由于GaAs的载流子吸收光子能 量，使其从低能级跃迁至高能级产生的。对此，波 长短于0.87 μm激光束不能穿过GaAs晶圆，波长大于 0.87 μm可以穿过GaAs。这个波长就是GaAs材料的长 波限λ0。 长波限λ0所对应的光波波长决定了能够引起半 导体本征吸收最低限度的光子能量，对应于频率方 面存在一个频率界限v 0，当频率低于v 0（或者波长长 于λ0）时，不可能产生本征吸收，吸收系数迅速下 降，这个波长λ0（或者频率界限v 0）称为半导体的本征吸收限。 可以发生本征吸收的光波波长小于等于禁带宽度，即： hν=Eg=hc/λ0 （3） 式中：Eg是半导体材料的禁带宽度；h是普朗克 常数；c是光速。代入可得： λ0=1.24/Eg （4） 计算可得Si的长波限λ0≈1.1 μm，GaAs的长波限λ0≈0.867 μm。对于芯片三维集成采用的GaAs晶 圆来讲，尽管晶片厚度、杂质成分及其含量等因素对 光谱吸收率有影响，GaAs材料主要吸收波长0.87 μm 以内包括近紫外波长的光，而对近红外的波长较长的 光通过率较好。因此，隐形切割GaAs材料晶圆时，通 常选择波长为1 064 nm的红外激光（激光全切一般选 用紫外激光）；隐形切割Si材料晶圆时，通常选择波 长为1342 nm的红外激光，以便激光透过晶圆表面， 在聚焦透镜等光学机构的作用下，在晶圆上下表面之 间的中间层可选择的聚焦。同时，尽可能地减少入射 表面和激光焦点之间的材料层对激光的吸收作用。 GaAs隐形切割选用重复频率很高的超短脉冲红 外激光束，激光功率大于5 W，脉冲宽度时间小于 100 ns，将激光吸收能量压缩到阈值水平，以获得较 理想的改质层效果并控制热影响区域。实际上吸收系 数随着温度的升高呈指数级增加。因此，脉冲宽度参 数也非常关键，不能太小要确保有足够能量在聚焦区 域被吸收形成改质层，又不能太大让改质层周围区 域温度过高。图16（a）是隐形切割后的GaAs晶圆样 品，图16（b）是用显微镜观察隐形切割后的GaAs 晶圆样品的切割断面，可以看到，沿100 μm厚样品 的厚度方向，在晶圆中间层形成的一个几微米宽、 30 μm左右厚的改质层。从图16（b）可以观察到一 条垂直的龟裂纹，从SD层的顶端和底端向芯片的前 后表面延伸。芯片分离效果如何很大程度上取决于 这条垂直裂纹向芯片的前后表面扩展的程度。 6 结束语 激光隐形切割技术是芯片三维集成工艺体系的关键环节，是微系统三维异构集成的基础。本研究基于半导体的激光吸收理论，通过公式分析得出了隐形 切割激光器的关键参数选择，并完成了样件的实际 试制。激光隐形切割方法分片质量好，划切效率高， 几乎无粉尘、切割道小、完全干法免清洗，可以实现 植球后或晶圆多层堆叠后的切割。这些优势使激光隐 形切割成为晶圆三维集成后分片的主流技术，更成为 GaAs微波芯片分片更加安全环保的技术解决方案。随 着三维异构集成产品的进一步微型化、多层化和材料的多样化，对多层三维结构的分片提出了更高要求， 随着激光技术和控制技术的发展，激光隐形切割会质量更好，成本更低，应用范围更广。
摘要： 阐述硅外延片在电阻率和厚度一致性的问题，改善其一致性外延片的制备方法，包括装入衬底片、衬底气相抛光、变流量吹扫、本征生长、外延生长的工艺流程和工艺参数。 0 引言 硅外延的相关工艺通常应用于器件研制，其于器件研制工作中具有重要作用，由于其外延片质量能够直接影响器件性能，因此需要对其电阻率一致性以及厚度的一致性进行研究，确保其满足器件制作的相关需求。 1 改善硅外延片电阻率一致性 硅外 片 作 为 半 导 体 材 料 中 不 可 或 缺 的 一 部分，其较为重要的指标之一为硅外延片电阻率。不同的器物对外延层电参数有不一样的要求。但因为自掺杂现象的存在，导致电阻率统一性的控制难度非常大。在控制电阻率方面，提出了许多应用方法，例如添加少量氯化氢和二次生长，不过，这些方法没有达到理想的效果，甚至在某些程度上，工艺时长的增加，工艺效率的下降。为了达到电阻率上的一致性要求，121必须从源头开始处理。形成自掺杂的基本原因：因为硅外延在成长的时候，衬底加热，导致衬底里面扩散到了外面，又由外面蒸发来到气相中来。它们大部分在停滞层内存储，而且沿着气流趋向扩散。然后继续外延生长时又重新加入外延层中。开始外延生长后，抑制衬底前面蒸发，自掺杂大部分来自衬底后面蒸发的杂质。除了上述的原因外，生长系统、基座的污染也同样会导致自掺杂现象发生[1]。 2 改善硅外延片厚度一致性 众所周知，互联网处于高速发展进程之中，全球信息化的步伐越来越快，互联网行业在飞速进展中推动了整个电子信息产业进步，在其情况下半导体相关材料的品质受到广泛关注，硅外片作为半导体材料中不可或缺的一部分，其较为重要的指标之一为硅外延层厚度。硅外延生长的相关工艺中，能够对外延厚度产生影响的因素较多。外延层的边缘产生翘突导致硅片整体厚度不一，即便位于相同炉内，其基座位置不同，外延片生长的厚度依旧具有一 定 差 别 。当 外 延 片 在 厚 层 生 长 时 表 现 更 加 突出。在制作硅平面晶体管时，外延厚层需要格外注重一致性，制作集成电路时也是如此。一旦外延厚层缺乏一致性或一致性不强，则其后续工艺将会遭受较大影响，严重时甚至无法继续进行工艺制作。外延片的厚度不具备较好一致性的情况下，隔离区的扩散工作难度将会大大加重，情况严重时不但隔离区的工作将会受到影响，后续工作无法完成，还会导致器件报废。即便将厚度不一的外延层勉强扩通， 生 产 出 的 器 件 质 量 难 以 得 到 保 证 ， 其 性 能 必将受到影响，非常容易出现电性能不符合要求的情况，无法满足设计要求，造成成本的大量浪费。而与此同时较薄的部分则很有可能由于集电区过薄被电击穿。硅片的边缘出现外层凸起状况时，大概率会引发光线模糊，进而导致图形变形问题，翘边较为严重的硅片还能够造成光刻板划伤，导致光刻板彻底报废，因此必须要对外延厚度上的一致性情况进行重点关注。在影响外延片厚度的诸多因素中有三种主要因素造成的影响较大：（1）温度；（2）气流；（3）反应室集合形状。选择并对温度进行控制时，必须优先选择不会对生长速度造成较大影响的温度。 在控制气流因素时可以对反应器基座实际的倾斜角进行调节以达到限制气流速度的目的。反应器的类型有三种，分别为水平类型的反应器、桶式类型的反应器以及钟罩式类型的反应器。通过控制两反应器之间的夹角能够对硅外延的厚度进行有效控制。当上述方法都无法取得厚度一致性地较好成果时，可以采取以下三种方法进一步改善一致性。（1）将卧式反应器安装于硅片装载器，将其改善为硅片实施外延生长处理。该方法能够平稳气流，其外界条件对于外延生长而言较好，有较大概率产生厚度一致地外延。（2）在反应器中安装可以旋转的基座，此操作能够帮助硅外延在其转动期间进行生长，可以改善外片厚度的一致性。（3）由于以上两种方法都需要安装相应器件，其复杂程度较高，因此可以选择较为方便的方法例如将基座的倾斜度改变、改善其温度分布以及调整线圈密度。此类方法虽然简便但其具有副作用，很有可能造成气流发生流动变化的问题 3 制备改善硅外延片电阻率与厚度一致性的方法 当前，硅外延材料制备的主要方法是化学气相外延方法（CVD），即使用氢气、三氯氢硅、等气态化学成分在高压高温环境下进行化学反应，在硅单晶上反应形成拥有一定厚度和电阻率的硅单晶薄层材料。在这个化学反应过程中气体流速和腔体温度的控制是当中的两个至关重要的因素。流入腔体中的气体成分因为与腔体之间拥有温度差别，一定会作用腔体内的各处温度的均匀性，而且，流入腔体的气体成分同样也会影响腔腔体内的所有气体流速，一定会形成流场均匀性的差异。而腔体内流场与温场的均匀性关系着腔体内所有部位的发生反应强度，从而决定最终产品参数的稳定性和一致性。常规的制备外延片的工艺中，发生反应的气体入射方式通常使用把简式外延炉设计为平行顶盘，其发生反应的气体只能在0º入射。经试验和分析得出，这种入射气体方式会改变外延片数值一致性甚至降低半导体器件的成品率，因此，提升外延片数值一致性是符合现在半导体器件生产工业化必将迎来的发展趋势[2]。改善外延片电阻率以及厚度的一致性制备方法步骤如下：（1）将其装入衬底片并升入腔体。按照顺序吹扫氮气、氢气，使接下来的步骤都能够在氢气的主环境中发生反应，实现腔体升温，温度需要稳定在1 100～1 200℃范围内。（2）进行衬底气相抛光。对衬底运用HCL实施表面抛光，整体抛光温度控制在1 100～1 200℃之间，控制H2流量范围280～320L/min，其中HCl的实际流量应当为1～3L/min，整体抛光的时间必须控制在4～5min之间。（3）变流量吹扫。进行该操作时其腔体温度应当低于1 100℃～1 200℃，通过改变H2的流量的方法将衬底表层含有的杂质逐渐稀释，通常H2的流量需要从280～400L/min一直下降到50～100L/min，整个降流量的时间为l～4min，并且需要维持1～3min的低流量时间，时间到后再将H2的流量从50～100L/min逐渐上升到280～400L/mi n ， 上 升 流 量 的 总 时 间 需 要 控 制 在 1 ～ 4 m i n 之内，并维持1～3min的高流量时间。（4）本征生长。该操作于衬底表面实施，过程中H2的流量应当在280～320L/min范围内，TCS的流量需要控制于20～60Gr/min之间，进行本征生长的合适温度为1 100℃～1 200℃，时间为3～5min之间。（5）外延生长。该操作在常压条件下进行，其温度应当控制于1 100～1 200℃之间，其整体时间范围是15～25min，H2的流量应当控制于280～320L/min，同时将TCS的流量控制在20～60Gr/min之间，pH掺杂流量需要符合20～60sccm要求，再依照外延片实际厚度，将筒式外延炉锥形顶盘的入射角度进一步确定，确保反应气体入射角度在0º
起着电互连、热传递和机械支撑等重要作用的金属微凸点是基于面积阵列封装的关键。以球栅阵列封装（Ball Grid Array Packaging, BGA）、芯片尺度封装（Chip Scale Packaging, CSP）以及倒装芯片封装（Flip Chip Packaging, FCP）为代表的面积阵列封装形式凭借硅片利用率高、互连路径短、信号传输延时短以及寄生参数小等优点迅速成为当今中高端芯片封装领域的主流。然而，不同应用领域的微凸点具有尺寸跨度大、材料范围广的特点，很难有一种技术能实现全尺寸范围内不同材料金属微凸点的制备。文中综述了当前主流的微凸点制备技术，包括每种技术的优缺点及其适用范围、常见微凸点材料等，最后对当下微凸点制备技术的发展趋势进行了展望。 引言 随着电子信息技术的飞速发展，电子产品不断向微型化、多功能化和高集成化的方向发展。在不断增长的需求推动下，微电子封装技术经历了插孔元件时代、表面贴装时代、面积阵列时代和2.5D/3D封装时代。 自20世纪90年代以来，集成电路进入了超大规模阶段，单颗芯片的引脚数高达上千个。传统的双列直插封装（Dual In-line Packaging, DIP）和方形扁平封装（Quad Flat Packaging, QFP）在不增加整体尺寸的情况下只能不断缩减引脚尺寸及间距，当引脚数超过500时，微小的安装误差就可能导致焊锡桥接和断路。在此背景下，以面积阵列排布输入/输出（Input/Output, I/O）凸点的封装形式—球栅阵列封装（Ball Grid Array Packaging, BGA）、芯片尺度封装（Chip Scale Packaging, CSP）、晶圆级芯片尺度封装（Wafer Level Chip Scale Packaging,WLCSP）以及倒装芯片封装（Flip Chip Packaging, FCP）陆续登上历史舞台，它将有源区面上制有凸点电极的芯片朝下放置，与封装基底/基板布线层直接键合实现冶金连接 [1–2] 。这种基于面积阵列的封装方式不仅提高了硅片的利用率，还具有互连路径短、信号传输延时短、寄生参数小等优点。进入21世纪后，芯片中的晶体管数量仍在急剧上升，传统二维芯片的尺寸不断逼近摩尔定律的极限，因此人们寻求在垂直方向进行芯片集成，于是出现了3D封装，又叫叠层芯片封装。 不论是对于当下的面积阵列封装还是未来的3D封装，以金属微凸点作为电互连和机械支撑非常普遍并将延续很长时间。然而，不同封装层级间微凸点的尺寸跨度大、材料范围广，很难有一种技术能覆盖全尺寸范围内微凸点的制备，微凸点的制备工艺将决定该技术未来几十年的发展。 1 金属微凸点制备工艺 微凸点阵列的制备方法主要有2类：一类是通过专用设备将预成型精密焊球放置在基板上特定位置来形成凸点阵列，典型工艺有植球法；另一类是凸点阵列直接制备法，主要有钉头凸点法、丝网印刷法、蒸镀法、电镀法（化学镀法）、可控塌陷芯片连接新工艺（Controlled Collapse Chip Connection New Process,C4NP）以及喷射法。如图1所示，凸点工艺主要包括凸点下金属层（Under Bump Metallization, UBM）的制备以及凸点的制备，涵盖了不同微凸点的制备方法。 1.1 植球法 有多种植球法，其中一种是将带有微孔阵列的吸盘置于容器上方，通过振动容器使焊球跳动，从而使其吸附于小孔之上（为去除多余焊球，可采用超声振动工艺）；随后通过光学手段来检测吸孔与焊球位置的准确性，紧接着将吸盘与晶圆/基板焊盘对齐，缓慢降低吸盘，使焊球置于焊盘之上，去真空释放焊球，使吸盘与焊球分离；最后对晶圆/基板进行加热回流形成焊锡凸点。其工艺流程如图2所示。该方法简单快捷，生产效率高，可灵活应用。与电镀法相比，其成本较低且无化学污染 [4] ，但也存在以下不足：1）对焊球的一致性要求较高，否则容易出现卡球、丢球或漏球现象；2）对助焊剂及回流温度设定的依赖度较高，助焊剂挥发产生的气流扰动容易使焊球位置偏移，不当的回流温度容易造成凸点连焊；3）较难应用于细节距产品，因为难以涂布助焊剂和拾取极小的焊球；4）不适用于多尺寸焊盘的情况，如果将大小相同的焊球置于不同尺寸的焊盘上，就会降低焊锡凸点高度的共面性 [5] 。 另一种是先利用第一漏印掩膜在基板焊盘上涂刷黏性助焊剂，随后在第二漏印掩膜上均匀散布直径相同的焊球，掩膜通孔与基板焊盘对齐，紧接着采用挤压刷将焊球压入掩膜通孔中，从而使焊球黏附于涂有助焊剂的焊盘上，完成植球后移除第二漏印掩膜，最后加热回流，使焊球熔化形成凸点。其工艺流程见图3。 德国Pactech公司提出的激光植球技术可一步实现植球与回流工艺，其原理如图4所示。在氮气气氛下利用激光束将焊球熔化在焊盘上形成凸点。该方法可用于晶圆或芯片焊盘上焊料凸点的制备，灵活性强 [7] 。由于激光局部加热产生的热影响区小，因此可以避免周围元件的损伤，减少植球过程中金属化合物层的形成，有利于提高焊点质量。激光植球技术可以实现焊球直径为 40 ～ 760 µm的可靠连接[8] ，但文献[9–11]指出，该技术在焊点制备过程中会出现焊球润湿不良、焊球凹陷、局部烧蚀等缺陷，造成焊点可靠性差。 1.2 钉头凸点法 钉头凸点键合技术由Matsushita公司于1997年提出 [13] 。该方法借鉴了引线键合工艺 [14–15] ，在第一焊点完成后劈刀继续向上拉伸，使金丝颈缩断裂形成金凸点，具体工艺（图5）如下： 1）首先利用电火花放电在金丝末端形成金球，金球尺寸可通过设置打火杆的电流、打火杆与线尾的间距以及放电时间来控制； 2）随后在加热、加压和超声的共同作用下，将金球键合到芯片的焊盘上； 3）当第一焊点完成后，劈刀垂直向上运动，此时线夹处于打开状态，送出一段尾丝； 4）线夹关闭，劈刀向上运动，金丝在拉力的作用下断裂形成带有尾尖的凸点； 5）当所有凸点制作完毕后，通过研磨、石英板拍平等工艺去除尾尖，使其成为高度、平整性一致的芯片凸点。 在一般情况下，为了提高倒装焊金凸点与铝焊盘连接的可靠性，通常会预先在铝焊盘上溅射/蒸镀一层UBM，而后再进行钉头凸点制作。 钉头凸点法只适合引脚较少、焊盘节距较大、品种多但数量相对不多的芯片封装，具有简便易行、方便灵活、可在单芯片上制作凸点、成本低廉等优点，但也存在凸点高度一致性较差、效率低等缺点。此外，由于金是贵金属材料，当封装器件的引脚数较多时，其成本要比焊料凸点高。文献[16]尝试使用带有铜凸点的芯片与焊盘印刷有无铅焊料的基板互连，意欲取代成本高昂的金凸点与导电胶键合的传统互连工艺，获得了不错的效果，但由于铜凸点抗氧化、抗腐蚀能力差，目前很少使用。随着键合工艺以及材料技术的提升，铜丝有望取代金丝成为新一代凸点键合材料。 1.3 丝网印刷法 丝网印刷法是通过涂刷器和网板将锡膏涂刷在焊盘上的凸点制备技术，适用于间距为 200 ～ 400 µm的焊盘。其工艺主要包括UBM制备、锡膏丝网印刷、锡膏回流和焊盘清洗等步骤。图6所示是目前应用较广的低成本钎料凸点制备方法，具有效率高、成本低、适用于不同种类钎料合金的优点 [17] 。然而，该方法在节距小于 150 µm的高密度互连中面临较大的挑战。在细节距产品中，印刷后助焊剂容易桥接，这为回流后焊料的桥接埋下了较大隐患。在回流过程中溶剂挥发，空洞数量和凸点高度变化较明显，降低了芯片贴装良率。为提升贴装良率，需采用压印工艺保证所有焊锡凸点的共面性。此外，由于小节距焊盘掩膜的制备成本较高，因此其应用受到了一定的限制 [18] 。 随着掩膜加工技术的提升、纳米材料制备技术的日趋成熟以及印刷工艺的优化，丝网印刷工艺在制备节距小于 100 µm的倒装芯片焊料凸点领域愈发成熟。文献[19]在优化工艺参数的基础上成功实现了在晶圆上制备节距为 90 ～ 100 µm的焊料微凸点。 1.4 蒸镀法 20世纪60年代IBM公司最早提出采用蒸镀法制备凸点，主要应用于大型计算机中的多芯片模块 [17] 。在蒸镀工艺中，先利用光掩膜制作UBM，然后将钎料蒸发到UBM上得到锥形凸点，最后对锥形凸点进行加热回流使之成为半球状，如图7所示。 该方法与集成电路（Integrated Circuit, IC）工艺相兼容，可充分利用现有设备且工艺成熟，但需要制作掩膜，且一种掩膜只能针对一种IC芯片。蒸镀工艺的缺点主要表现在：1）投资高，生产效率却不高，因此该方法仅用于要求凸点材料纯度高、制备的凸点密度高或制备的凸点材料不能使用电镀或印刷工艺等场合；2）由于大部分焊料被蒸发到掩膜和反应腔室的内壁上，因此该工艺的材料利用率极低；3）每次蒸镀结束后，必须对附着在金属掩膜上的焊料予以清除，而清除操作会降低掩膜质量，改变开孔尺寸，从而缩短了掩膜的寿命。UBM的制作通常使用多个蒸发器，这使得焊料成本进一步增大。蒸镀工艺一般可接受的面阵列节距极限是 225 µm，当节距低于 200 µm时，原先采用蒸镀工艺的公司都转向采用电镀工艺 [6] 。 1.5 电镀法 电镀法是微电子封装企业普遍采用且工艺成熟的凸点制作方法 [20] ，常用于晶圆凸点的制备。电镀凸点所需的UBM同样是采用蒸发/溅射的方法，但比UBM厚许多倍的凸点则采用电镀工艺制备。电镀法制备的凸点主要有铜柱凸点和焊料凸点2大类。铜柱凸点一般是在芯片焊盘上电镀一定尺寸的铜柱后，再在铜柱上表面电镀可焊性镀层（SnPb、SnAg、Sn等），以便实现后续的互连或组装，是当前凸点应用的主流方向。铜柱凸点被认为是可以实现窄节距凸点互连的主要材料，其特点是高度一致性好，可靠性高，节距可低至 20 µm甚至更低。焊料凸点则是直接在芯片上电镀焊料层，经回流后形成焊料凸点。图8为电镀低温钎料凸点的制作工艺流程图。 电镀工艺具有重复性好、一致性高的优点，同时制备工艺与IC、微机电系统（Micro-Electro-Mechanical System, MEMS）工艺相兼容，可用于批量生产各类规格芯片及不同材料、不同高度的凸点，但由于资金和运营成本高，电镀技术在小型设施中的使用受到了一定的限制。此外，三元合金（如SnAgCu）很难以一致的结果进行电镀 [18, 21] 。 1.6 C4NP法 C4NP法是IBM公司研发的低成本细节距焊锡凸点制作技术，克服了现有技术的局限性，可采用多种无铅焊料合金 [22] 。它是一种焊料转移技术，需将熔融焊料注入预制的可重复使用的玻璃模具中，主要包括5个环节：模具制造、焊料填充、模具与晶圆对准、焊料转印与脱模以及加热回流。其中，模具制造是该工艺的关键，它包含了晶圆凸点图形的刻蚀空腔，考虑到焊料在硼硅玻璃表面的非浸润性，通常采用硼硅玻璃制作。图9为模具制造及焊料填充工艺流程图。 将焊料转移至晶圆之前，需对已填充的模具进行检查以确保较高的良率。然后在回流温度下将填充好的模具软接触贴近晶圆，所有的焊料凸点将一次性全部转移至晶圆上。该过程并无与液体流动相关的复杂问题，其工艺流程如图10所示。 2008年IBM公司以甲酸蒸汽作为助焊剂，利用C4NP技术在直径为 28 µm的UBM焊盘上成功实现了直径约为 50 µm的SnAg无铅焊料微凸点的制备 [23] ，如图11所示。初步结果显示：C4NP技术能轻易实现直径在 50 µm以下的微凸点的制备，以满足I/O密度不断攀升的需求。 1.7 喷射法 喷射法能实现熔融焊料的高精度、超微细控制，广泛应用于电子封装领域球栅阵列锡球的直接喷射制备、喷射印刷电路、直接金属快速成型、电互连接头以及液滴铅焊等 [24–26] 。喷射法按原理可分为连续式喷射和按需式喷射。连续式喷射通过离散层流射流来实现均匀液滴的制备，喷射的微滴具有频率高、飞行速度快等优点，但不易对单颗微滴的飞行过程和沉积位置进行控制，故不适用于直接植球，多用于造粒 [27–28] 。按需喷射因其能精确控制液滴的体积和沉积位置，故可用于直接植球[29] 。 喷射法按驱动方式分主要有压电驱动式、热泡式、气动式、应力波驱动式、超声振动式和电磁力驱动式 [30] 。其中，压电驱动式是目前应用最广且商用最成功的微液滴制备方式，但因压电材料难以耐高温，需要设计较复杂的冷却系统和隔热装置；气动式中的气动膜片式解决了喷射阀不耐高温且可喷射材料熔点受限等问题，但存在频率较低、噪声较大的弊端 [31–32] ；应力波驱动式能获得比喷嘴直径更小的液滴，液滴直径约为喷嘴直径的0.6倍，可大大降低喷嘴的加工难度与成本 [33] ，但存在喷射微滴定位精度差且伴有噪声的缺点；电磁力驱动式被认为是极具潜力的驱动方式，最早应用于微泵中导电流体的驱动 [34] ，具有结构简单、响应快、不依赖外部气源等优点，但喷射材料必须为导体，且在喷射较高熔点材料时，需做好阀体与永磁铁的隔热，因较高的温度会导致永磁铁退磁。 采用喷射法在芯片/基板焊盘表面直接植球具有效率高、成本低、工艺简单的优势 [35–36] 。因此，利用微喷技术制造精密焊点成为面积阵列封装领域的研究热点[37–38] 。然而，因存在工艺控制困难、一致性较差的不足，喷射法难以实现商业化应用 [39] 。喷射法一般采用按需喷射模式来实现熔融态低熔点焊料的沉积，文献[40–44]也实现了铝合金、铜等高熔点金属的喷射打印。其最大特点是非接触且无需掩膜，可通过调节气压、脉冲波形、脉宽、喷嘴尺寸等参数轻易控制液滴尺寸。此外，熔融态焊料喷射沉积于芯片/基板焊盘后与UBM直接键合，无需对整个芯片/基板进行较高温度的加热回流，有效保护了温度敏感型电子元器件及内部集成电路。文献[45–46]表明：焊料的多次回流将严重影响焊点的力学性能，而采用丝网印刷、电镀等工艺制备金属微凸点时，回流次数在20次以上 [6] ，这是喷射法的独特优势之一。 2 金属微凸点常见材料 目前通用的凸点按照材料成分来分主要有以铜柱凸点、金凸点、镍凸点、铟凸点等为代表的单质金属凸点、以锡基为代表的焊料凸点、聚合物凸点等。 1）金凸点、铜柱凸点常用于小节距的高端芯片领域，具有电导率高、抗电迁移特性好的优点，通常采用电镀或钉头凸点方式制备。 2）镍凸点和铟凸点通常用于特殊场合。镍凸点常用化学镀方式制备，铟凸点常用电镀或蒸发薄膜的方式制备。 3）焊料凸点一般以锡基焊料为主，多为二元或三元及以上多元合金，其加工过程比锡铅焊料复杂，且熔点普遍较高。表1为可能取代锡铅焊料的无铅焊料。 4）聚合物凸点一般由导电聚合物制备，主要用于柔性器件封装领域。其互连工艺温度远低于焊料凸点的工艺温度，通常在 140◦ C～ 170◦ C范围内。聚合物凸点具有高度一致性好、可靠性高的优点，其设备和工艺也相对简单，但它缺乏焊料凸点的自对中性能，位置容差较小，键合前必须进行高精度对准。 基于成本考虑，当节距较大（? 100 µm）时，焊料凸点仍然是基于面积阵列凸点制备的首选，而采用电镀法制备的铜柱凸点将是高密度、窄节距微器件封装领域当下和未来很长一段时间的主流。这是因为随着封装密度的提高，器件的热流密度不断增大 [47] ，对无铅焊料微凸点互连器件的可靠性构成了严峻的挑战。目前，最先进的铜柱凸点节距低至 40 µm，凸点尺寸约为 20 ～25 µm，相邻凸点间距为 15 µm [48] 。 3 结束语 虽然目前基于无铅焊料微凸点的制备技术比较成熟，但随着芯片特征尺寸的不断减小以及片上系统（System on Chip, SoC）、多芯片集成等技术的发展，I/O互连数量势必激增，这将进一步压缩微凸点的尺寸和节距。然而，当无铅焊料微凸点的尺寸和节距小于一定值时，将出现一系列可靠性问题，如界面反应、热疲劳可靠性、跌落冲击可靠性、电迁移可靠性等。因此，在不久的将来细节距铜柱凸点将逐渐取代无铅焊料凸点成为主流的封装材料。此外，由于芯片三维堆叠封装具有小尺寸、低功耗、低延迟和高带宽等优点，能显著提升集成电路的系统性能。因此，3D集成技术将成为评估晶圆封装企业是否具备核心竞争力的筹码，而与之对应的高密度硅通孔（Through Silicon Via,TSV）互连技术将备受关注。 3D 芯片封装晶圆植球装备关键技术研究 刘劲松 郭 俭 (上海理工大学 上海微松工业自动化有限公司) 摘要: 为了应对半导体芯片高密度、高性能与小体积、小尺寸之间日益严峻的挑战，3D 芯片封装技术应运而生。从工艺和装备两个角度诠释了 3D 封装技术;介绍了国内外 3D 封装技术的研究现状和国内市场对 3D 高端封装制造设备植球机的需求。介绍了晶圆植球这一 3D 封装技术的工艺路线和关键技术，以及研制的这一装备的技术创新点。以晶圆植球机 X － Y － θ 植球平台为例，分析了选型的技术参数。封装技术的研究和植球机的研发，为我国高端芯片封装制造业的同行提供了从技术理论到实践应用的参考。 0 引言 3D 芯片封装技术在组装密度、信号传输速度、电性能及可靠性方面的独特优势，目前已成为能最大限度地提高芯片集成度和提高高速单片 IC 性能，制作高速电子系统，实现终端产品小型化、多功能化、高可靠性和高性能的最有效途径。3D 封装的主要优势为:具有最小的尺寸和质量，将不同种类的技术集成到单个封装中，用短的垂直互连代替长的 2D互连，降低寄生效应和功耗等。 国际上公认最具商业价值的芯片就是 BGA/WLP(Ball Grid Array/Wafer Level Package)等 3D 封装形式的处理器产品，美国 TI 为全球最大生产商。3D 芯片封装最主要的设备及工艺就是植球设备和工艺，目前该项技术和设备均被国外公司所垄断，其进口设备售价昂贵、售后技术支持效果不佳，严重影响了我国芯片厂的产品换代升级进程。掌握这项技术并研发出晶圆级植球机具有重大战略意义，将推动我国3D 芯片封装技术的发展。这一国内设备及工艺技术的诞生将改变国产芯片厂为外资品牌低端来料加工的历史，可以生产中国自主品牌的芯片。 1 国内外产业技术现状分析 高密度 3D 芯片封装技术是国内外近几年飞速发展的微电子封装技术。叠层型 3D 封装是应用最广泛的一种，各层互连可以是线焊、倒装焊、硅通孔或是这三种方式的混合。不管是哪种具体的实现形式，3D 封装有几个共性的难点:凸点制作、通孔制作、芯片减薄和划片、散热及电路性能等。目前，3D层叠中的微焊点主要使用超细间距和高密度凸点阵列实现。晶圆上形成凸点有三种形式:电镀方式、印刷锡膏固化方式和植球方式。电镀方式具有造价贵、制造周期长、环境污染、工艺复杂和参数不稳定等缺点;印刷锡膏方式不容易控制凸点高度，很难制作小于 200 μm 的凸点。植球方式工艺稳定。目前，材料厂商可以提供质量稳定的 60 ～ 250 μm 的锡球用于量产。2002 年从 Intel 公司首倡推广使用晶圆植球技术开始，正逐渐被大多数客户所接受，这种方式的成本也随焊球和设备价格的下降而迅速下降，更具性价比优势。层叠后的芯片与 PCB 等载体相连时，又广泛运用到 BGA 基板植球技术。 晶圆级微球植球机及周边的微芯片检测提取设备和 BGA 基板植球机设备的技术和专利近乎全部掌握在国外厂商手中，技术标准由国外公司制定;国内企业研发工作面临国外厂商的技术封锁。针对该类设备的相关专利保护，具体进行了深入的研究工作，研发了新的实现方式，设计新型的结构，申请专利保护我们的知识产权，并且已经有几款发明专利获得受理和授权。 2 我国市场需求分析 早在 20 世纪 60 年代，美国和日本就开始研究BGA 植球技术，并在 20 世纪 90 年代末开始出现BGA 封装规模化生产。晶圆级微球植球机的技术源自基板植球机。我国内资企业在 2008 年左右引入首套 BGA 基板植球机，2010 年就开始了晶圆植球机的采购。 晶圆级微球植球机和 BGA 基板植球机是高端IC 封装设备的关键设备之一，可以和前后设备组成完整的 3D 芯片封装生产线。随着网络通信领域技术的迅猛发展，数字电视、信息家电和 3G/4G 手机等产品大量需要高端 IC 电路产品，进而对高引脚数的 MCM、BGA、CSP、SiP、PiP、PoP 等 3D 芯片封装中高端产品的需求十分旺盛。 保守估计，2013 年全球半导体设备市场较 2012年将萎缩 6% 左右;然而我国半导体专用设备市场将继续增长，预计达到 40 亿美元规模。封装测试设备占国内半导体专用设备市场在 40%以上，超过 16亿美元。其中约 10%为 3D 芯片封装植球设备这样的高密度高端 IC 封装设备，而且逐年迅猛增长。晶圆植球机全球 2013 年销售预期将达到 20 条线并将保持年均 25% 以上的增长。中国大陆封装厂刚开始采用此类技术，设备需求持续强劲增长，预计中国大陆市场将保持 30%以上的年均增长，具有良好的市场前景。 3 装备设计目标及技术工艺路线 装备设计目标是研究晶圆植球技术及设备并实现产业化，具体研制用于 3D 芯片封装的晶圆级微球植球设备的系统结构与功能，设计出简洁而可靠的能够实现稳定、高良率植球的机构，完成具有自主知识产权和多项专利技术的晶圆级微球植球机和并产业化，打破国外技术封锁。设备技术指标达到世界同期水平，并提供给国内大型封测骨干企业进行验证生产。 晶圆级微球植球机主要产品技术指标如下。硅片尺寸:6/8/12 inch;最小端子间距:200 μm;锡球直径:Ф100 μm ～ Ф500 μm;UPH:20;印刷和植球对位精度: ±30 μm;植球成功率:99． 995%。 以上主要技术性能指标为国际同期水平，上海微松公司针对该类设备的技术研发已经获得多项授权专利，拥有发明专利的晶圆级微球植球用弹性体压入装置、微球自动收集及供球循环设备、BGA 基板植球用焊球定位自动供给机构等技术，克服了一些国外设备具有的缺点和不足，具有更高的性价比。 晶圆级微球植球机工艺和技术路线如下。 (1)将晶圆盒放置到上料位后，机械手自动抓取晶圆进行预对准后放置到工作台上; (2)助焊剂和焊球的上料; (3)图像处理系统对晶圆和网板进行认识和处理，计算晶圆与印刷网板/植球网板的对位信息; (4)根据视觉认识的处理结果把晶圆和印刷网板对位，执行助焊剂印刷; (5)自动清洗机构对印刷网板进行清洗; (6)根据视觉认识的处理结果把晶圆和植球网板对位，执行植球; (7)自动清洗机构对植球网板进行清洗; (8)机械手自动将晶圆从工作台上抓取，放回晶圆盒中。具体流程如图 2 所示。 4 关键技术分析 3D 芯片封装植球装备技术的研发解决了国内产业急需的关键技术，形成了如下创新点。 4． 1 超精密丝网印刷技术 晶圆级植球工艺中，丝网印刷用网板是微米级的薄板，晶圆和刮刀与网板的接触都会造成印刷网板的弹性变形。需要对这种变形加以控制、寻找合适的工艺参数并最终实现精确的助焊剂印刷量控制并实现微米级的印刷精度，如图 3 所示。 4． 2 自动网板清洁技术 需要设计全自动的清洁纸传送和清洁液供给系统，实现对印刷网板和植球网板的自动清洗，以保证最终的植球质量，如图 4 所示。 4． 3 晶圆级微球搭载技术 通过研究球径、晶圆尺寸和压力的关系曲线，研究测量反馈系统的误差校正算法，设计实现 Z 轴压力的精确控制以实现良好的植球效果。研究焊球流量与植球效果的匹配关系，设计实现焊球的自动供球、回收和循环系统。原理示意图，如图 5 所示。 4． 4 生产管理系统软件 一个大系统在运行过程中，需要为操作人员提供各种数据和参数，也需要为生产中的各项指标提供可追溯和分析数据库;因此生产管理系统软件也是核心技术。 4． 5 精密定位系统与算法 0． 1 μm 的分辨率，1 μm 的绝对定位精度，2 m的有效行程，定位技术的成熟与否决定了系统的可靠性。本装备的 X － Y － θ 植球平台是整个系统的基础，下面将用一个章节分析其特点与选型。最多 50 轴(电机)同时控制，在控制各种电机(直线，伺服，步进)的同时，采集传感器过来的 I/O 信号。运动控制算法也是系统研发的核心技术。 5 X － Y － θ 植球平台的选型 X － Y － θ 三自由度植球平台是晶圆级微球植球机核心工作单元，主要由直线电机、DD(直接驱动)电机、内外圈同步带起升机构、网板支撑平台和精密支撑治具组成，可分别对 6 英寸、8 英寸和 12 英寸晶圆进行高精度定位，完成印刷和植球动作，结构如图 6 所示。其对应的搭载建模技术是晶圆植球机的关键技术。下面详细分析 X － Y － θ 植球平台搭载建模过程以及重复定位与绝对定位误差计算。 精密支撑治具上等径阵列出若干小孔，真空吸住晶圆，由θ 向 DD 电机驱动，其技术参数如下。 负载和 θ 向 DD 电机由直线电机驱动，其工作模式如图 7 所示;误差分析示意图如图 8 所示。 根据设定的工作模式计算出有效行程 L s1 和 L s2与峰值载荷 F b1 和 F b2 ，分别选用合适的 Y 向和 X 向直线电机。 X － Y － θ 植球平台联动时，每一向都存在着重复定位误差和绝对定位误差，重复定位误差可以由程序原点复归解决，而绝对定位误差很难消除，X向、Y 向和 θ 向绝对定位误差的累积将导致植球机植球失败。理论上 X 向进给 x 0 mm，Y 向进给 y 0 mm，θ 向旋转 θ 0 °，距离晶圆中心 Q'点的 r 0 处某一植球点坐标为 P(x 0 ，y 0 ，z 0 )。而实际上，X 向和 Y 向进给动作完成后，晶圆中心 Q'点可能是 C'点，这是由于X 向和 Y 向绝对定位误差的累积造成的。其实，晶圆中心是 C'点只是其中一种可能，X 向和 Y 向联动的绝对定位误差是整个矩形 ABCD，那么晶圆中心可能是其对应的矩形 A'B'C'D'内任意一点(包括边界)，图中未作出。θ向旋转动作后，理想状态下，植球点 P 只偏移到了 P 1 点，事实上，由于θ 向也存在着绝对定位误差，这将导致 P 1 点偏移到圆弧P 2 P)3 上任意一点。以极限位置 P 2 ，讨论X － Y － θ 植球平台联动累积绝对定位误差δ。设P 2 (x 2 ，y 2 ，z 2 )，旋转矩阵为 Ｒ，平移矩阵为 T，植球允许误差[ ] δ ，锡球直径 d，则 6 结论与展望 通过详细阐述 3D 芯片封装植球装备技术的总体工艺流程和技术要求，特别是对晶圆植球机和BGA 基板植球机的原理和技术规格的重点介绍，希望对我国自主发展高端芯片封装业具有指导意义。从工艺和装备角度为国内同行贡献了详细严谨的专业知识。 (1)3D 芯片植球是高端 WLP/BGA 封装必备的装备，此项技术是解决我国高端芯片不能自给局面的必要手段。 (2)上海微松公司联合上海理工大学已经掌握了该项技术，培养了一批开发设计人才，随着 8/12英寸晶圆级及 BGA 基板级的商品机的持续开发，我国在此领域的自主创新将进入深水区。 (3)我国封装设备市场巨大，关键技术却控制在外国企业的手中，突破封锁，发展民族产业是我们的重任。 欢迎国内的其他机构研发人员与我们协同合作，共创中国高端芯片制造装备的春天。 微电子封装用主流键合铜丝半导体封装技术 雒继军 （佛山市蓝箭电子股份有限公司） 摘要： 微电子工业对于产品可靠性和材料成本的需求促使键合铜丝取代金丝成为半导体封装时应用的主流材料，在设备和技术工艺优化发展的前提下，键合铜丝技术由DIP等低端产品推广至QFN、小间距焊盘等高端产品领域，这也提升了半导体封装企业对铜丝性能和键合工艺的要求。本文对键合铜丝的性能优势与主要应用问题进行了论述，结合应用现状从使用微量元素、涂抹绝缘材料、优化超声工艺、改进火花放电工艺等几个方面提出了改善主流键合铜丝半导体封装技术应用效果的具体措施，以为相关生产单位提供参考指引。 0 引言 半导体封装技术的主要工序为晶圆划片切割、芯片贴装、引线键合以及后面的塑封、成型、测试等。其中，引线键合主要利用金、铝、铜、锡等金属导线建立引线与半导体内部芯片之间的联系，引线键合能够将金属布焊区或微电子封装 I/O 引线等与半导体芯片焊区连接，是半导体封装工艺的重要工序环节，其施工质量对于半导体功能应用的发挥具有较大影响。相对于金丝而言，键合铜丝具有更低的生产成本和良好的导电性能，使其在半导体封装以及集成电路、LED 等众多领域得到推广应用。 1 键合铜丝的应用优势分析 在材料成本方面，金丝是铜丝材料价值的 60~70 倍，随着微电子行业的发展，半导体封装时的封装密度持续提升且键合线直径持续降低，100 个引出端、3mm 键合金丝长度的高级封装通常需耗费约 0.8 美元的封装成本，线焊成为影响成本的重要因素，相关对比结果详见表 1。在 MRP、OP2、EFP 等众多工艺的作用下，铜丝坚实展现出更低成本的同时也凸显出更加稳定、牢固的性能，这为键合铜丝的推广应用奠定了基础。 在电学性能方面，铜丝的电导率约为金丝的 1.33 倍，能够在高密度半导体封装器件中以更低的直径尺寸承载更多电流，满足半导体期间的运行需求。在热学性能方面，铜丝具有比金、铝等材料更高的热传导系数，而且在热膨胀性能方面铜的热膨胀系数更低，在高密度半导体器件中能够具有更良好的散热性能和热稳定性能。在机械性能方面，铜的硬度更高，键合铜丝无论是伸长率还是破断力都优于金丝，不仅对机械应力的抵抗力更强，在规避塌陷问题、提升成弧性和一致性方面更具优势，能够有效提升所封装半导体的性能可靠性。 2 键合铜丝应用期间的主要问题分析 ■ 2.1 铜线氧化问题 相对而言，铜丝比金丝更容易氧化，在铜丝表面氧化反应的影响下，铜丝键合期间形成的自由空气小球将产生形状与尺寸的改变，导致操作人员难以有效控制键合力，导致焊盘形变量超出标准范围，影响半导体封装成品率。 ■ 2.2 铜丝硬度大，超声能量或键合力难以控制 为解决铜丝硬度大带来的键合难度，半导体封装企业通常选择应用超声工艺或键合压力工艺提升键合效果，这也导致焊接期间需要耗费更多的时间完成键合工作。在键合期间，如果操作人员对超声能力或压力控制不到位，将导致硅衬底在焊盘下方出现弹坑等破损情况，随着作用力的增加，铜丝的第二焊点存在更低的可靠性，良品率相对较低。在键合压力或超声能量的作用下，铜线键合期间更容易出现铝从焊盘挤出的情况，这与键合时间过长有关，为利用更高的键合强度实现对高强度铜丝的键合处理，焊盘将长时间承受超声功率或键合压力影响，最终引发该情况，详见图 1。此外，在热超声焊接过程中，如果操作人员对作用力和能量控制不到位不仅会影响焊接效果，还会导致基板下方氧化层受损，引发电解质泄漏失效等问题。 3 键合铜丝半导体封装优化措施分析 ■ 3.1 添加微量元素改善铜丝性能 如前文所述，铜丝的氧化性对于半导体封装成品率具有较大影响，为改善键合铜丝性能，相关生产单位可以利用碱土元素作为脱氧剂，常用的元素主要包括 Sr、Ca、Mg 以及 Be。其中，Mg 能够作为一种强脱氧剂改善铜丝的氧化性能，有效减少铜丝中氧化铁或氧化亚铜的含量，铜镁融合应用生产的键合铜合金能够在焊接高温的影响下维持优异的抗氧化性，有效规避铜球不良问题；Ca 元素的应用能有效改善铜丝材料的抗氧化性、高温塑性、封装性能以及力学性能，Sr 元素的应用则可以通过增强表面致密性与晶界完整性的方式使抗氧原子深入铜丝内部，强化键合铜丝的抗氧化能力，避免在铜丝熔球期间出现不稳定情况。过渡元素的应用也能够有效改善键合铜丝的性能，如提升抗氧化、抗腐蚀性能的 Ru 元素，改善焊接效果和抗氧化性能的 Nb 元素，提升铜丝高温塑性、规避杂质危害、细化晶粒、改善铜丝结晶温度的 Zr 元素，降低铜丝硬度并细化晶粒以改善铜丝键合性能的 Ti 元素，相关生产单位需要结合实际需求选择微量元素添加比例，有效改善键合铜丝性能，增强半导体封装质量。 ■ 3.2 使用绝缘涂层改善封装效果 虽然金、银、铂等贵金属材料以及镍、钴、钛等抗腐蚀材料作为涂层能够有效改善键合铜丝的抗氧化、抗腐蚀等性能，考虑到键合铜丝本身直径相对较低，应用金属涂层的成本相对难以接受，因此生产单位可以选择应用种类繁多且价格低廉的绝缘材料作为键合铜丝的涂层改善其键合效果。在相关研究成果中，某专利通过 5~60nm 的有机涂层涂抹于键合铜丝表面，最终形成能够在长期运输存储中维持较强的抗氧化能力，同时也可以在 200℃以上的高温中维持涂层的稳定性；某专利通过聚合物绝缘涂层防止键合铜丝氧化问题，在焊接高温的影响下涂层材料还能够自动分解，避免对铜丝与其他部件的导通行产生影响，有效提升了半导体封装质量。在绝缘涂层应用期间，生产单位需要充分考虑绝缘涂层的耐高温性能，相关研究指出，绝缘涂层虽然在键合期间不易出现分解反应，但容易在铜丝熔球期间出现碳化情况，导致键合铜丝的输送与键合受到影响，而且绝缘涂层还存在结合性差、易剥离等问题，需相关生产单位进行优化改进。 ■ 3.3 超声的工艺优化 超声设备是确保铜丝键合工艺顺利开展的关键设备，主要包括聚能器、换能器以及发生器几个部分。其中，换能器是超声设备的核心部件，起到将电能转化为机械能的作用，能够从振幅和轨迹两方面实现对键合工具的调整；聚能器与键合工具则起到放大和传递超声能量的作用，对于系统谐振频率具有直接影响。铜丝键合常用的超声设备通常为双向垂直超声系统，通过将压电陶瓷装设于双向垂直杆部位，控制系统产生两种不同的振动频率并形成两种轨迹，研究发现，方形与圆形的轨迹相对线形轨迹能够展现出更高的焊接强度、焊接变形量和焊接升温效果。 铜丝键合期间的球焊需要同时利用超声、压力以及热能三种能量，弹坑失效模式通常与超声波震动存在关联。相关研究发现，超声键合的效果主要与超声软化以及摩擦有关，对超声工艺的优化也可以从这两点入手。其中，超声软化的具体现象为超声能量作用于铜丝等金属材料并将其硬度与强度降低，Langenecker 研究发现，铜丝晶体中存在的位错优先选择将声能吸收，从钉扎位置开动位错，最终起到强化铜丝塑性，促使铜丝在更低压力的作用下产生变形情况，这种情况下的存在对于改善键合铜丝性能具有积极意义，能够进一步缩短其与金丝材料的差距。在针对键合铜丝的研究中发现，铜丝的热超声键合条件之一是强化基板接触面与铜球之间的摩擦力，由此可以确认摩擦的铜丝键合的关键点之一。铜丝键合期间在基板上的遗留痕迹形状主要为环状，这与弹性接触理论相贴合，证明在压力相同的情况下，超声功率的提升能够缩减圆环内径，使得原有的细微摩擦状态转化为相对滑动状态。为此，在键合工艺优化时，生产单位需要积极探寻超声能量与压力两者的契合点，实现对铜丝键合期间摩擦力的有效改善，持续增强铜丝键合质量，提升半导体封装良品率。 ■ 3.4 火花放电的工艺优化 火花放电工艺对于铜球引线键合期间引线球的形成具有重要作用，第二点楔键合完成后，在电弧放电的作用下能够熔化尾线，并在温度梯度、表面张力以及自重的影响下形成铜球。铜丝尾线的长度与第二键合的质量存在关联，下一个第一点键合的质量将受到上一个第二点键合质量的直接影响，第一键合点的尺寸也与引线、熔球两者的直径比存在较大关联，在始终应用铜丝作为键合引线的情况下，熔球直径与火花放电的距离、时间、电流大小存在直接关联，而且时间和电流大小的影响更大，通常需要以 ms 级精度控制放电时间，以 10mA 级精度控制放电电流大小，以此来规避熔球直径存在的误差问题。 当铜丝在键合焊接期间形成铜球时，火花放电的温度较高，铜球急速膨胀并达到真空气氛状态，在与大气快速混合的同时也导致铜球的氧化变形概率更高。相对而言，铜球氧化后将展现出更加坚硬的质地，导致焊接的难度进一步增加，容易因此出现较大的焊接误差。针对这一问题，操作人员可以利用 5% 氢气与 95% 氮气的混合气体进行防氧化保护，通过在 EPO 烧球点与芯片加热区喷放保护气体，起到防护作用，具体应用情况详见图 2。通过测试发现，氮氢混合气体的防护使得键合期间形成的铜球相对无防护环境下的铜球具有更均匀的形状和光滑的表面，构建的线弧也更加流畅、光滑，结果表明了保护气体对火花放电工艺的改善效果。 保护气体流量的大小对于铜球形状具有较大影响，铜线键合期间的气体流量通常控制在每分钟 0.7~1L 左右。不同流量下的铜球形状存在差异，大流量会导致偏头问题出现，小流量将导致尖头问题，而中流量的形状更加优异，在实际操作时，生产单位需要通过现场测试决定保护气体的流量大小，具体可以参看铜球氧化颜色的变化情况以及焊接铜球的形状等对流量进行调整。 研究发现，火花放电电极与铜丝端部的间距对于电流大小和铜球成形效果具有较大影响，随着间距的缩小，铜球将趋于稳定的圆球形，但硬度也会产生一定幅度的提升，不同键合铜丝的火花放电电流详见表 2。 4 结语 综上所述，铜丝相对金丝、铝丝等材料在成本、导电性、热学性能以及机械性能等各方面更具优势，更能够适应微电子工业的发展趋势，符合半导体产品的封装需求。在键合铜丝应用过程中，相关单位需要充分考虑铜丝易氧化以及硬度大等问题对键合质量的影响，积极采取涂抹绝缘涂层、添加微量碱土、过渡元素等方式改善铜丝的抗氧化相关性能，同时也需要积极优化超声、打火、保护气流量等相关工艺，不断提升半导体封装质量。
2.1 Introduction 2.1引言 在本章中，将倒装芯片定义为[1-4]，该芯片连接到基板的焊盘或具有各种互连材料（例如，Sn-Pb，Cu，Au，Ag，Ni，In和各向同性的另一个芯片）的芯片或各向异性导电粘合剂）和方法（例如，回流焊和热压键合（TCB）），只要芯片表面（有效区域或I / O侧）面向基板或另一个芯片，如图2.1所示。 flip芯片技术是IBM在1960年代初引入其固态逻辑技术的，该技术成为IBM System / 360计算机产品线的逻辑基础[5]。图2.2a显示了带有三个终端晶体管的第一个IBM Fip芯片，它们是嵌入在晶体管的三个I / O焊盘上的Sn-Pb焊料凸块中的Ni/ Au镀Cu球。Cr-Cu-Au附着/种子层沉积在Si芯片上的Al-Si接触垫和焊料凸点之间。图2.2b显示了在陶瓷基板上的第一个IBM倒装芯片组件（三个芯片）。 随着I / O的增加，铜球被焊料凸块代替。所谓的C4（受控塌陷芯片连接）技术[6]利用沉积在芯片上可湿性金属端子上的高铅焊料凸点和基板上可湿性焊料端子的匹配占地面积。焊有凸点的倒装芯片与基板对齐，并且通过回流焊锡同时制造所有焊点。 今天，倒装芯片技术的应用已扩展到[7-12]芯片对芯片，面对面和面对面。图2.3显示了Amkor的DoublePOSSUM软件包[12]。可以看出，封装实际上是由两个层次的嵌套模具定义的。这三个子模具是倒装芯片，固定在较大的母模上，然后再固定在最大的祖母模上。然后将祖母芯片倒装芯片到封装基板上。子管芯和子管芯之间的凸点是微型凸块（带焊料盖的铜柱）。在母模和祖母模之间以及祖母模和封装基板之间使用C4凸块。 倒装芯片技术已广泛用于大型机，服务器，个人计算机，笔记本电脑，智能手机，平板电脑，游戏等的处理器，网络，电信等的专用集成电路（ASIC）和存储器 大部分的倒装芯片组件都大量销售。近年来，由于对更高功能芯片的需求以及缩小芯片面积的要求，处理器，ASIC和存储器的引脚输出数量增加，而其间距（或引脚焊盘之间的间距）却减小了。同样，由于用于移动产品（例如，智能手机和平板电脑）和便携式产品（例如，笔记本电脑）的外形尺寸较小的趋势，芯片和封装基板的厚度必须尽可能地薄。更高的引脚数，更紧密的间距，更薄的芯片以及更薄的封装基板，导致对倒装芯片组件采用TCB方法的必要性。在这项研究中，除了大批量生产外，还提到了各种TCB技术。高密度和低成本封装基板的最新进展促进了更多的倒装芯片应用。在这项研究中，将讨论有机堆积基板，具有薄膜层的有机堆积基板，无芯基板，引线凸块（BOL）和嵌入式痕量基板（ETS）。为了提高芯片芯片组件的焊接可靠性，必须进行填充，特别是对于有机封装基板。在本研究中，将讨论预组装填充物，例如无流动填充物（NUF），非导电胶（NCP）和非导电膜（NCF）。同样，组装后的填充capillary underfill (CUF) and molded underfill (MUF). 倒装芯片技术正面临来自扇出晶圆级封装（FOWLP）[13,14]的激烈竞争，这将在第4、5、6、7、8、9、10和11章中讨论。扇入式晶圆级封装（WLCSP）[15-17]将在第3章中讨论。 2.2 Wafer Bumping 有许多方法可以执行晶圆凸点（[2]中至少显示12个），最常见的方法是通过电化学沉积（ECD）或电镀[18]。模版印刷方法[19–25]也用于晶圆凸点，但此处不再赘述。 2.2.1 C4 Bumps 通常，焊盘尺寸等于100 um，目标凸点高度等于100 um。重新定义钝化开口后（通常不需要），首先在晶片的整个表面上溅射Ti或TiW（0.1-0.2 um），然后溅射0.3-0.8um的Cu。 Ti-Cu和TiW-Cu称为凸块冶金（UBM）。为了获得100 um的凸点高度，然后在Ti–Cu或TiW–Cu上覆盖40 um的抗蚀剂层，并使用焊料凸点掩模来定义（紫外线曝光）凸点图案，如步骤1–所示。图2.4中的4。抗蚀剂中的开口比钝化层中的焊盘开口宽7–10 um。然后在UBM上镀一层5um的Cu，然后电镀焊料。这是通过将静态电流或脉冲电流通过晶片作为阴极的镀浴来完成的。为了电镀足够的焊料以达到目标（100 um），将焊料电镀在抗蚀剂涂层上约15um以形成蘑菇形。然后剥离抗蚀剂，并用过氧化氢或等离子蚀刻去除Ti-Cu或TiW-Cu。然后晶片使用助焊剂过炉，会产生光滑的截断球形C4凸点焊锡。如图2.4右侧的步骤＃5–8所示，由于表面张力的作用[2.4]和2.5。 2.2.2 C2 (Cu Pillar with Solder Cap) Bumps 由于引脚数更高且间距更紧密（焊盘之间的间距更小），因此可能会使相邻的焊料C4凸点短路。导线互连[26]和带有焊帽[27、28]的铜柱可以是一种解决方案。如图2.6的步骤5所示，除了电镀铜代替焊料外，制造工艺与C4凸块基本相同。接下来是电镀焊料盖，然后向焊料中倒入助焊剂（图2.7a显示了带有焊料的铜柱。图2.7b显示了非常高的铜柱，没有焊锡帽。由于与C4凸块相比焊料体积非常小，因此表面张力不足以执行Cu柱与焊料盖凸块的自对准，因此有时将其称为C2（芯片连接）凸块。除了能够处理更细的间距外，C2凸块还提供了比C4凸块更好的热和电性能。这是因为铜（400和0.0172）的热导率（W / m K）和电阻率（µΩm）优于表2.1所示的焊料（55-60和0.12-0.14）。 2.3 Flip Chip Package Substrates 在过去的几年中，通过增加堆焊层的数量，在堆焊层的顶部制造薄膜层的方式，为提高/提高传统的低成本堆焊有机封装基板的能力做出了巨大的努力。上层，缩小金属线的宽度和间距的尺寸，减小焊盘的尺寸和间距，消除铁芯，制作BOL，并层压ETS。对于硅衬底，第一个是TSV中介层，而未来的趋势是无TSV中介层，这将在第10章中讨论。陶瓷基板[29–34]将不在本书中讨论。 2.3.1 Surface Laminar Circuit (SLC)Technology 大约25年前，日本Yasu的IBM在日本发明了SLC技术，图2.8[35-38]，该技术构成了当今非常流行的低成本有机封装基板的基础，其堆积层通过微孔垂直连接[39- 59]支持ip芯片。SLC技术有两个部分：一个是核心基板，另一个是用于信号布线的SLC。芯基板由普通的玻璃环氧板制成。但是，SLC层依次由光敏环氧树脂制成的介电层和镀铜的导体平面构成（半添加技术）。通常，具有十二层[例如，两个芯层和十个堆积层（5-2-5）]以及10μm的线宽和间隔的封装衬底足以支撑大多数芯片。 2.3.2 Integrated Thin-FilmHigh-Density Organic Package (i-THOP) 2013年，Shinko建议在封装基板的堆积层之上制造薄膜层。图2.9显示了Shinko用于高性能应用的i-THOP基板[60，61]。这是4 +（2-2-3）测试车，这意味着有两层金属芯，底部（PCB）侧有三层堆积金属层，顶部有两层堆积金属层（芯片）侧），第一个数字“4”表示在顶部堆积层的表面上有四个薄膜铜布线（RDL）。薄膜Cu RDL的厚度，线宽和间距可小至2 µm。薄膜Cu RDL通过10µm的孔垂直连接，如图2.9所示。表面铜垫间距为40um，铜垫直径为25 µm，高度为10–12 µm。 i-THOP基板通过了翘曲和可靠性测试，没有观察到通孔分层[60]。2014年，Shinko展示了[61]个超细间距芯片可以成功地组装在i-THOP基板上。图2.10示意性地显示了两层薄膜的横向连通情况，这是通过两层薄膜层的2µm线宽/间距RDL来实现的，这两层薄膜层构建在1-2-2积层有机基板的顶部，即2+（1-2-2）。图2.11显示了测试芯片的40 µm节距的微型凸块（Cu柱+ Ni + SnAg）和40µm节距的倒装芯片键合焊盘（直径25 µm）。具有优化条件的倒装芯片组件横截面的典型图像如图2.11所示。可以看出，在组装的所有区域都确认了良好的焊点[61]。 2.3.3 Coreless Substrate 无芯基板是富士通[62]在2006年首次提出的。图2.12显示了具有堆积层的传统有机封装基板和无芯有机封装基板的比较。可以看出，最大的区别是无芯封装基板中没有芯，无芯封装基板的所有层都是堆积层[62-84]。无芯封装基板的优点是[62-84]：（a）由于消除了芯，无芯基板的成本较低； （b）通过消除芯，可以实现更高的布线能力； （c）由于良好的高速传输特性而具有更好的电气性能； （d）外形尺寸要小得多。另一方面，缺点是[62-84]：（a）由于消除了磁芯，无芯基板的翘曲较大； （b）容易出现层压板崩裂； （c）由于基板刚性较低，导致焊点良率差；（d）必须建立新的制造基础设施。 2010年，索尼为其PlayStation3的单元处理器制造了第一个无核封装基板[74]。尽管无芯基板具有许多优点，但由于翘曲控制问题，它们并不受欢迎。影响翘曲的关键因素之一是基板材料的热膨胀不匹配系数。因此，对此因素的适当控制将有助于减少无芯基板的翘曲问题。影响翘曲的另一个因素是封装组件。因此，适当的封装组件翘曲校正控制（在真空和压力下）将有助于改善无芯基板的翘曲问题。 2.3.4 Bump-on-Lead (BOL) BOL由STATSChipPAC[85-89]首次提出，并由高通[90]和其他公司[90-93]使用。图2.13a中显示了传统的捕获式焊盘（BOC）或简单的焊盘上（BOP）倒装芯片有机基板布局。可以看出，倒装芯片焊盘在阻焊层（SR）定义的配置中的面积为210-μm的面阵间距上，在凸点焊盘之间有一个信号逸出，导致有效的逸出间距为105μm。BOL方法如图2.13b所示。在这里，基板上的焊盘只是走线（引线）本身，或者走线的略宽版本，这会释放足够的布线空间，以允许在凸块之间布线额外的走线，从而导致有效的逃逸间距为 7 µm，无需更改基板的设计规则（迹线宽度和间距）。改进的BOL结构如图2.13c所示。可以被看见凸点焊盘没有任何阻焊层，即开孔SR [90]。参考文献中使用的测试车，BOL上的Cu柱。 [90]在图2.13d和e中示出。可以看出，凸点间距在180 µm到凸点间距20 µm之间的两条走线可以轻松布线。图2.14的上部显示了垂直于BOL和纵向BOL的典型横截面。图2.14中部显示了一个3D幻灯片有限元模型，其中显示了BOL，BOC（或BOP）和焊点。BOL焊点的蠕变应变轮廓显示在图2.14的下部[93]，它太小而在大多数情况下都不会引起焊点可靠性问题。 2.3.5 Embedded Trace Substrate (ETS) ETS是具有细线宽/间距的无芯基板之一，将顶部金属走线图案嵌入到半固化片层中[94-98]。ETS的处理流程如图2.15a所示。它从带有可移动铜箔的载板开始。其次是使用典型的电解铜电镀方法形成第一层铜图案。然后，将预浸料层压在铜图案上。随后进行激光通孔钻孔，化学镀铜，干膜层压，曝光和显影，第二层铜图案电镀，剥离和微蚀刻。一旦所有的铜图案层均已完成，将移除载板。由于铜箔连接到第一个铜图案，因此在SR涂层之前必须进行微蚀刻。 SR开封过程之后，可通过金属表面处理（例如有机可焊性防腐剂（OSPs））完成。图2.15b显示了SPIL[97]在ETS组件上的Cu柱倒装芯片的横截面。目前使用的ETS的大多数线宽/间距为15/15 µm。但是，Simmtech正在生产13/13 µm的线宽/间距[98]。 2.4 Flip Chip Assembly 基本上，有两组倒装芯片组件：一组在焊盘/走线之间有一个中间层，另一组则没有，即一无所有。带有中间层的倒装芯片组件，例如用于大批量生产的焊料和由TCB制成的带有焊料盖的Cu柱，被称为间接键合，这是本章的重点。因此，在芯片/晶圆上的键合焊盘/迹线之间没有任何东西的Cu-Cu扩散键合称为直接键合。 2.4.1 Cu-to-Cu TCB Direct Bonding 铜到铜的扩散结合可以减小到超细间距和焊盘尺寸（焊盘之间的间距为5 µm或更小）。为了减少形成会严重影响键合质量和可靠性的天然氧化物的趋势，Cu-to-Cu是一种TCB，通常在高温高压下和较长的处理时间下运行[99-101]，这不利于 吞吐量和设备可靠性。另一方面，在室温下[102-108]的铜对铜键合可实现最高的吞吐量和最少的器件可靠性问题，并且成本非常低。然而，室温粘合的缺点是对（a）焊盘/走线/晶圆平面化，（b）表面处理以确保光滑的亲水性表面以实现高质量粘合的严格要求，以及（c）洁净室等级（非常高）。需要）。Cu-to-Cu TCB主要用于晶圆对晶圆（W2W）组装工艺，尚不在大规模生产中，因此，在本章结尾进行了讨论。 2.4.2 C4 Solder Mass Reflow 焊料回流已用于倒装芯片组装近50年了。大多数的焊料C4凸块都大量回流在硅，陶瓷或有机基板上。组装过程非常简单，图2.16a：（i）使用lookup和lookupcamera来识别芯片上凸块和基板上焊盘的位置； （ii）在C4凸块或衬底上，或在两者上都使用助焊剂； （iii）拾取C4凸块并将其放置在基板上，然后随温度H回流。由于回流期间C4焊料凸块的表面张力，该过程非常坚固（自对准）。图2.17显示了iPhone6 Plus（2015年9月）的横截面。可以看出，A9应用处理器以PoP格式安装，并且将焊有凸点的倒装芯片大量倒装在2-2-2有机封装基板上。通常，C4凸块芯片的焊料质量流中的凸块之间的间距可以小到50 um。 2.4.3 C2 Solder Mass Reflow 过去的几年中，已尝试在硅，陶瓷或有机封装基板上回流C2（带有焊帽的铜柱）焊接芯片的焊料质量，以用于高引脚数和细间距的倒装芯片组件。图2.16a的组装过程与C4凸块的组装过程完全相同，但是自对准特性相差无几，因此很少使用。通常，C2凸焊芯片的焊料质量流中的支柱之间的间距可以小至25 um。 2.4.4 C2 TCB 在过去的几年中，在硅，陶瓷或有机封装基板上具有中间层（例如C2（带有焊帽的铜柱）的凸点）的TCB芯片已引起人们对高密度和超细间距倒装芯片组件的关注。基本上，有两种方法，一种是低粘结力，另一种是高粘结力。 2.4.4.1 C2 TCB with Low Bonding Force 对于一个低键合力的芯片，组装过程很简单，如图2.16b所示：（i）首先，使用查找和查找摄像头定位芯片上C2凸块及其在基板上相应焊盘的位置； （ii）将助焊剂涂在焊锡盖上或基板上或两者上； （iii）将芯片拾取并放置在基板上，然后施加温度（H）以熔化焊料，并施加较小的力（f）以将芯片保持在距基板一定距离的位置。上面的过程一次只完成一个芯片，因此与C2焊料大量回流工艺相比，生产率较低。图2.18显示了具有TCB的倒装芯片组件的典型横截面，其在C2凸块上的作用力较小[109]。通常，TCB通过低键合力在C2芯片上的支柱之间的间距可以小至8 um。 2.4.4.2 C2 TCB with High Bonding Force 对于在C2芯片上具有高键合力的TCB，组装过程必须与NCP或NCF底漆结合使用，这将在 后面讨论 2.5 Underfill/Reliability 填充[110-124]的应用可以提高倒装芯片焊点的可靠性，尤其是在有机基材上。大多数底料由低膨胀度的填料（例如熔融石英（SiO2））和液体预聚物（例如热固性树脂（粘合剂））组成，它们可以固化为固体复合材料。 1987年，Hitachi表明，随着填充时间的延长，陶瓷基板上的倒装芯片焊点的热疲劳寿命增加了[125]。1992年，Yasu的IBM提出将低成本有机基板代替高成本陶瓷基板用于倒装芯片组装[35-38]。他们表明，填充不足后，硅芯片（2.5 10-6 /°C）和有机基板（15-18 10-6 /°C）之间的大热膨胀失配得到了大大降低，并且焊点可靠 适用于大多数应用。这为当今非常流行的低成本有机基板封装上的焊料凸点ip芯片打开了大门，这些封装用于例如个人计算机，笔记本电脑，智能手机，平板电脑等的处理器中。基本上，有两种不同的应用程序 下填充，即预组装下填充和后组装下填充。 2.6 Post-assembly Underfill 对于组装后填充，填充是在倒装芯片组装之后进行的，即倒装芯片已经在基板上并且焊点已经大量回流（使用C2或C4凸点）或使用C2的低力TCB 颠簸。 2.6.1 Capillary Underfill (CUF) 对于组装后填充，基本上有两种方法，即CUF [126-129]和MUF [130-134]。 CUF是进入批量生产的第一种方法[126–129]。对于CUF，通过无针辅助的针头或喷射器在基板组件上的倒装芯片的一侧（或两侧）上分配底部填充物。由于毛细作用，这会完全填满芯片，焊点和基板之间的空间。然后通过固化底漆将芯片和基板牢固粘合。 CUF一次执行一个芯片组装，因此吞吐量成为一个问题。 2.6.2 Molded Underfill (MUF) 模压填充是由CooksonElectronics [130]在2000年提出的，后来由例如Dexter [131]，Intel [128]，Amkor [132]，STATS ChipPAC [133]和LETI /STMicroelectronics [134]提出。对于MUF，将经过修改的EMC转移模制到芯片上，并填充芯片，焊点和倒装芯片组件的基板之间的间隙。芯片的密封剂和底部填充剂是同时形成的，这将提高吞吐量。但是，MUF的挑战在于：（a）芯片和基板之间的MUF流动通常在真空辅助下； b）EMC的二氧化硅填料的尺寸必须很小，以确保流动性； （c）MUF的EMC成本远高于封装成型的成本； （d）由于EMC，芯片和基板之间的热膨胀不匹配，封装翘曲成为一个问题； （e）成型温度受焊点熔点的限制； （f）焊点的支座高度和间距不能太小。 2.6.3 Printed Underfill 为了增加CUF的通吐量并避免MUF的弊端，朗讯技术公司[135]提出了一种后装填底模的方法，该方法使用模版在封装基板组件上印刷倒装芯片的底模材料，例如 如图2.19所示。可以看出，（1）模板设计具有一个开口，该开口至少是芯片的尺寸[135]； （2）模板厚度不超过倒装芯片组件[135]的高度（图2.19）；3）基板必须有一个孔[135]，以使填充物能够流出。 [135]的缺点是：（1）由于模板的开口很大以及从基板孔流出的填充物浪费了很多填充物； （2）由于模板的开口很大（露出芯片的整个背面），并且模板的厚度不高于芯片的背面（因此所有刮板压力），因此很有可能损坏芯片。在打印过程中应用于芯片的背面） （3）基片上的孔是不切实际的，因为它不仅影响布线，而且增加了基片的成本和尺寸。在目前的研究中[136]，将设计一种新的模板，以在有机面板和硅晶圆组件上印刷倒装芯片的底版。将检查粘度，热增强和底纹的多次印刷的影响。固化后的组件将通过C-SAM，X射线，剪切试验，横截面和SEM方法进行表征。 2.6.3.1 A New Stencil Design 2.6.3.2 Test Chip 为了证明新模板设计用于后期组装底版的可行性，我们制造了测试车。有机面板和硅晶圆组件的测试芯片相同，如图2.23所示。可以看出，芯片尺寸为5 mm 5 mm 150 µm，并且有31 31（961）个铜柱+ SnAg焊料帽凸点，间距为160 µm。Cu柱的直径为40 µm，高度为25 µm，而SnAg焊帽为17 µm，如图2.23所示。 2.6.3.3 Test Substrates 在本研究中，fipchi组件的测试基板分别是有机硅片Siwafer，并分别在图5和6中显示。2.24和2.25。可以看出，对于有机面板基板（图2.24），尺寸为240毫米63毫米0.32毫米。共有36个单元，每个单元的尺寸为15.4毫米15.4毫米0.32毫米。每个芯片上都有焊盘和走线。 OSP的直径Cupadis80 µm and isona320µmpitch。走线（引线）宽度为25 µm，并且会凸出引线（BOL）。图2.25显示了200 mm的硅晶圆衬底。切屑部位的尺寸为5 mm 5 mm 760 µm。有961个Cu焊盘，每个芯片位置的间距为160 µm。焊盘直径为60 µm。由于晶圆上芯片位置之间的街道（切缝）宽度太窄（<160 µm），不足以放置底料，因此将使用其他所有芯片位置。 2.6.3.4 Flip Chip Assemblies 将倒装芯片（图2.23）浸入助焊剂中，放置在有机面板或硅晶圆的基板上，然后大量回流。通过在60°C喷射水来清洗助焊剂残留物。有机面板基板上的倒装芯片组件的X射线图像如图2.26a所示。可以看到，有两种焊点：一种是BOP（焊盘上的凸点），另一种是BOL（引线上的凸点）。BOP的节距为320 µm，BOL的节距为160 µm。Si晶片基板上的倒装芯片组件的X射线图像如图2.26b所示。可以看出，芯片上直径为40μm的Cu柱焊接在基板上直径为60μm的Cu焊盘上。它们的间距为160µm。 2.6.3.5 Stencil Designs 用于测试车辆的模板设计如图2.21所示，用于有机面板基板上的倒装芯片，图2.22所示用于硅晶片基板上的倒装芯片。对于这两种情况，模板厚度为100 µm，开口为5.5 mm〜0.8 mm。模板下方的干膜厚度为250 µm。对于有机面板基材，模板下方的干膜开口为11 mm 12 mm（图2.21）。对于硅晶圆衬底，模版下方的干膜开口为8毫米32.4毫米，如图2.22所示。干膜（光刻胶）通过加热辊（* 125°C）层压在模板上。干膜的打开是通过UV（紫外线）曝光机和化学溶液进行的。 2.6.3.6 Test Matrix 简述了测试基质，组件的烘烤，印刷过程，填充毛细作用和固化。本研究考虑了三种不同的填充材料。它们的粘度为材料＃1 = 34 Pa.s（RT），材料＃2 = 68 Pa.s（RT）和材料＃3 = 15000 Pa.s（RT），如图2.27所示。对于底部填充材料3，由于粘度如此之高，以至于模板的刮刀几乎不移动（即使在60°C的温度下进行了热增强），在其余的研究中也将不考虑使用。 测试矩阵如表2.2所示。可以看出，（1）有两种不同的基板（有机面板和硅晶片）； （2）对于每种基材，有两种不同的填充材料（＃1和＃2）； （3）对于每个底注，都有两个不同的印刷编号（1次和10次）； （4）每次都有两个不同的温度环境（RT和45°C）。 2.6.3.7 Baking Substrates 填充过程从烘烤有机和硅衬底倒装芯片组件开始。烘烤条件是在120°C下60分钟（在热板上）。此步骤对于无空隙底涂至关重要。否则，组件中夹带的水分将在底垫上形成空隙，如图C-SAM图像所示，图2.28。 2.6.3.8 Printing Process 烘烤后，将倒装芯片组件装入模板印刷机（DEK）中。下划线放置在模板上。印刷速度在150至290 mm / s之间，印刷力为8 kg，卡扣高度为零。如图1和2所示，印刷图案非常均匀。有机基板为2.29L，硅基板为图2.29R。 2.6.3.9 Capillary Action and Curing 印刷后的填充倒装芯片组件放在120°C的热板上。填充物将流到芯片下方，并通过毛细作用填充芯片，焊点和基板之间的空间。填充物从芯片的其他边缘露出后，请固化填充物。 2.6.3.10 Effects of Underfill Viscosity, Thermal Enhancement, and Multiple Prints 实验样品通过C型SAM，X射线，截面，剪切试验和SEM方法进行表征。实验结果示于表2.3。可以看出，对多个印刷品没有显着影响。对于填充＃1和＃2（带有和不带有热增强）的填充，只有三个具有空隙的芯片，而其他所有芯片都是无空隙的。图2.30显示了具有空隙的倒装芯片组件，这是由于清洗过程中残留的助焊剂造成的。典型的C模式SAM图像如图2.31所示。图2.31（顶部）显示了填充材料为1的硅基板组件上的倒装芯片，而图2.31（底部）在材料2的有机基材上显示出倒装芯片。这些组件中没有任何空隙。热增强对模板印刷填充的影响如图2.32所示。可以看出，对于＃1和＃2底版材料，（1）在45°C的模板印刷底漆后几乎没有底漆残留；（2）在RT的模板印刷底漆后有很多底漆残留（ 无热增强）。 2.6.3.11 Cross Sections 图2.33显示了有机面板组件上倒装芯片的模版印刷底版的典型横截面。可以看出，（1）清楚地显示了芯片边缘上的底部填充； （2）芯片，焊点和基板之间的底漆没有空隙且已正确处理； （3）有机基板的铜焊盘（BOP）和铅（BOL）上的焊点看起来非常好。图2.34显示了硅晶片组件上倒装芯片的模版印刷底版的典型横截面。可以看出，（1）清楚地显示了芯片边缘上的底部填充； （2）芯片，焊点和基板之间的底漆没有空隙且已正确处理； （3）在硅基板的直径为60μm的铜焊盘上，芯片的直径为40μm的铜柱的焊点看起来不错。 2.6.3.12 Underfill Filler Density 图2.35显示了具有无空隙底绒的倒装芯片组件。据观察，即使没有空隙，也没有空隙。但是，有较暗的斑点。例如，在图2.35的顶部所示的横截面中，焊点7和8之间比焊点8和9之间稍暗。 SEM图像显示，焊点7和8之间的二氧化硅填充物比焊点8和9之间的二氧化硅填充物致密。 2.6.3.13 Shearing Test 模版印刷的填充倒装芯片组件经过剪切测试。剪切刀片的尖端放置在距基材表面30微米处（靠近倒装芯片的底部）。测试仪的最大剪切力设置为60 kg。表2.3和图2.36显示了一些测试结果。可以看出，许多样品通过了60公斤的测试，没有失败。对于失败的样本，失败模式是切屑破裂（开裂），并且没有填充不足的失败。如图2.36所示，对于Si基板组件上的某些倒装芯片，不仅芯片断裂，而且Si基板也开裂。这显示了底部填充的韧性（图2.36；表2.3）。 2.7 Preassembly Underfill 对于预装底部填充，底部填充的应用是在基板或晶圆上，并且在倒装芯片组装之前。 G4 [137]首次提出了带有底漆的C4凸块的回流焊，被称为NUF。如图2.16c所示，Amkor[138]首先研究了在基板上填充非导电性胶（TC-NCP）的C2凸点的高结合力TCB [138]，已将其用于为三星的Galaxy智能手机组装高通公司的SNAPDRAGON应用处理器。在图2.37中 NUF和NCP底料可以旋转，用针头分配或真空辅助。通过从玻璃上芯片技术中学习，研究了C2凸点在晶圆上具有非导电膜（NCF）填充的高结合力TCB。例如，三洋[139]，日立[140、141]，东北[142、143]，陶氏[144]，海力士[145]，KAIST/三星[146、147]，Amkor / Qualcomm [148]和东丽[ 149–151]用于2.5D / 3DIC集成[7–10]。图2.38显示了NCF在带有焊料帽凸点晶片的Cu柱上的层压。 三星已经在其基于TSV的双数据速率4型动态随机存取存储器（DRAM）上生产了用于C2芯片和NCF的高键合力TCB（从叠层晶圆切割后）以进行3D IC集成，图2.38，并由Hynix在AMD图形处理器单元（GPU）代码名为Fiji的高带宽内存（HBM）上进行。这个3D立方体由高强度TCB的C2芯片和NCF一次堆叠在一起，每个芯片需要* 10 s的时间填充胶膜，焊料熔化，胶膜固化和焊料 巩固。吞吐量是个问题！为了解决这个问题，Toray [150，151]提出了一种集体粘合方法，如图2.39所示。可以看出，带有NCF的C2芯片是在温度= 80°C的阶段上预粘结的（粘结力= 30 N，温度= 150°C，时间<1 s）。对于后期粘合（第一步（3 s）：粘合力= 50 N，温度=220–260°C，第二步（7 s）：粘合力= 70 N，温度= 280°C），初期温度= 80°C。 ，而不是使用传统方法将40个sinstack堆叠到四个芯片上，而采用集体方法仅需不到14 s。所提出的集体结合方法的横截面的一些图像如图2.39所示。通过优化条件可以实现合理的良好连接。通常，具有高键合力的NCP或NCF（通过TCB）在C2芯片上的支柱之间的间距可以小到10 µm。 2.8 Cu–Cu Direct Hybrid Bonding 索尼是第一个在大批量生产（HVM）中使用Cu-Cu直接混合键合（可同时键合晶片两侧的金属焊盘和介电层）的公司。索尼为三星银河S7生产了IMX260背面照明CMOS图像传感器（BI-CIS），该传感器于2016年交付。电气测试结果[152]显示，其坚固的Cu-Cu直接混合键合实现了出色的连接性和可靠性。图像传感器的性能也非常出色。IMX260BI-CIS的横截面如图2.40所示。可以看出，与[153]中的索尼ISX014堆叠式相机传感器不同，TSV消失了，BI-CIS芯片和处理器芯片之间的互连通过Cu-Cu直接键合实现。信号通过引线键合从封装基板传到处理器芯片的边缘。 Cu-Cu直接混合键合的组装过程始于表面清洁，金属氧化物去除以及硅片的SiO2或SiN的活化（通过湿法清洗和等离子活化），以开发高结合强度。然后，使用光学对准将晶片放置在室温下和典型的洁净室气氛中接触。第一次热退火（100–150°C）旨在增强晶片的SiO2和SiN表面之间的结合同时最小化由于Si，Cu和SiO2或SiN之间的热膨胀失配而引起的界面应力。然后，施加较高的温度和压力（300°C，25 kN，10–3Torr，N2 atm）持续30分钟，以在界面处引入Cu扩散，并在整个键合界面处晶粒生长。粘结后退火是在N2大气压下于300°C进行60分钟。这个过程导致同时形成Cu和SiO2或SiN的无缝键（图2.40）。2.9 Flip Chip Technology VersusFOWLP 倒装芯片技术正面临激烈的竞争。它的某些市场份额将被扇出晶圆/面板级封装（FOW / PLP或简称FOWLP）技术所取代[13，14，154]。图2.41显示了PoP横截面的示意图和SEM（扫描电子显微镜）图像，其中包含生产型智能手机的应用处理器（AP）和移动动态随机存取存储器（DRAM）。该PoP是使用InFO（集成扇出）WLP技术制造的[154]。从底部封装可以看出，已经消除了晶片隆起，助焊剂，倒装芯片组装，清洁，底料分配和固化以及堆积的封装基板（图2.17中所示的AP），并已由底部封装代替。EMC和RDL（用于AP，如图2.41所示）。这样可以降低成本，提高性能并降低性能包。这非常重要，因为开发这些软件包的智能手机公司（苹果公司）和组件公司（TSMC）是“羊的领导者”。一旦他们使用它，那么其他许多人就会跟随。而且，这意味着FOWLP不仅适用于封装基带，RF（射频）开关/收发器，PMIC（电源管理集成电路），音频编解码器，MCU（微控制单元），RF雷达，连接性IC等，也可用于封装高性能和大型（> 120 mm2）SoC，例如AP。 2.10 Summary and Recommendations 在这项研究中，已经对晶圆倒装，封装基板，组装以及用于倒装芯片技术的填充进行了研究。一些重要的结果和建议如下：•倒装芯片技术来自很长一段时间：从三焊球的ipip芯片到10,000焊球的ipip芯片，到2020年可能达到50,000焊球的ipip芯片。那时，倒装芯片的间距可以小到30 µm，如图2.42所示[155，156]。 •倒装芯片技术正面临激烈的竞争，其某些市场份额将被FOWLP技术夺走。 •C2凸块具有更好的热性能和电性能，并且可以比C4凸块下降到更细的间距（焊盘之间的间距更小）。但是，应针对相对性能特性（例如电迁移寿命，热疲劳寿命，信号速度，芯片结温等）进行更多的研究和开发工作。•C2凸块的自对准特性（倒装芯片技术最独特的功能之一）远不及C4凸块。因此，质量流通常应用于C4凸块。 •带有C2凸块的芯片通常由TCB用强力组装，而有时用力较小。 •TCB的优点是引脚数更多，引脚间距更细，芯片更薄，密度更高，封装基板更薄以及控制翘曲和芯片倾斜。 TCB的缺点之一是吞吐量（与质量流量相比）。 •具有十个堆积层（5-2-5）且线宽和间隔为10 µm的封装衬底足以支撑大多数lip芯片。 •应针对便携式，移动，可穿戴和物联网应用，对创新的低成本ETS和无芯基板进行更多的研究和开发工作。为了有效地利用BOL技术来增加布线密度，从而降低成本并减小有机封装基板的尺寸，应该做更多的研究和开发工作。 •对于铜对铜直接扩散键合，焊盘之间的间距为5 µm或更小。 •对于带有CUF或MUF的C4凸块芯片的大批量生产，凸块之间的间距低至50 µm。 •对于带有CUF或MUF的C2隆起芯片的大流量，Cu柱之间的间距低至25 µm。 •对于带有CUF或MUF的带有C2凸起芯片的力较小的TCB，Cu柱之间的间距低至8 µm。 •对于带有NCP或NCF填充的带有C2凸块的力较大的TCB，Cu柱之间的间距低至10 µm。 •对于组装后填充方法，通常将CUF或MUF应用于具有大流量的倒装芯片组件和采用低结合力方法的TCB。 •对于预填充底部填充方法，通常在倒装芯片组装之前应用NUF，NCP或NCF。 NUF具有大流量，NCP或NCF具有高强度TCB。通常，将NUF和NCP施加在基板上，然后将NCF层压到C2凸块晶圆上，然后切成单个芯片。 •Toray的集体TBC具有高潜力的方法可能是潜在的高通量工艺，用于堆叠带有层压NCF的C2芯片。 •现在，索尼已经将其带有铜-铜混合键合的BI-CIS应用于HVM中，为了进一步提高3D IC集成的吞吐量，应该对使用铜-铜混合键合的DRAM晶圆堆叠进行更多的研究和开发。
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