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芯片晶圆工艺之光刻对准标记

光刻对准标记的简单介绍微纳加工时为保证器件功能正常，属于单一结构的不同光刻步骤的图案必须相互对齐。在光刻技术中，光刻辅助对准标记（以下简称对准标记）是用于实现光刻层之间对准和对位的关键元素，它们是位于光刻掩膜和基片（或芯片）上的特殊图案，通常为一组小而精确的几何形状。对于多层光刻工艺，每一层的对准标记都会被设计师精心布置和制造。科学的、布局合理的对准标记在器件的制备过程中扮演着重要的角色。在光刻处理晶圆的时候，晶圆上通常包括一组对准标记，这些标记具有高精度特征，以便后续曝光以这组标记作为参考（如图1所示）。对准标记通常也被包含在后续图层中，因为随着工艺流程的进行，原始对准标记可能会被抹去。要给晶圆上的每个对准标记加上标签/标号，以便我们更好的识别它，并且每个图案都应该指定好它对应的标记（及其位置）。这样操作人员可以通过观察这些对准标记，很容易在短时间内找到正确的特征，从而快速准确地确认掩膜版和晶圆的相对位置。图1：使用对准标记来对齐后续图层根据所用光刻设备的不同，掩膜版上用于对准的标记图形可能会转移到晶圆上（如图 2 所示）。图2:在光刻过程中将掩膜对准标记转移到晶圆上（接触式光刻）在这种情况下，必须设计对准标记的位置，使其不会影响后续的晶圆加工或设备性能。例如，图3所示的对准标记在晶圆DRIE蚀刻后将不复存在。掩膜对准特征的图案转移到晶圆上还可能会抹去晶圆上的对准特征。在这种情况下，对准标记的设计应尽量减少这种影响，或者在晶圆上复制多个对准标记，这样就会留下对准标记，供其他掩膜套准。图3:晶圆蚀刻的对准标记设计考虑不周（十字标记被刻蚀并丢失）对准标记在晶圆上也不可以随意放置，因为用于执行对准的设备可能行程有限，因此只能对准晶圆上特定区域内的特征（如图4所示）。区域位置的几何形状和大小也可能随对准类型的不同而变化，因此在确定对准标记的位置之前，应考虑所用的光刻设备和对准类型。通常使用两个对准标记来对准掩膜和晶圆，一个对准标记足以在x和y方向上对准掩膜和晶圆，但需要两个标记（最好间隔较远）来校正旋转中的微小偏移。图1：使用对准标记来对齐后续图层对准标记在光刻技术中发挥着至关重要的作用，它们提供了对准、补偿和反馈的参考点，确保多层光刻工艺的精确性和可靠性。通过对准标记的使用，可以实现高精度的图案转移，满足当今微电子和集成电路制造中对高分辨率和尺寸精确度的要求。下面是给大家的一些设计掩膜版时的小建议 01 为了避免光刻过程出现错误，要求光刻版上须有唯一的标识（通常包含光刻版的名称、制版日期和版本号、层号)，在光刻版上的右下角（注：铬面朝上）清楚地标注，这将有利于操作人员的辨认。另外最好将这个标识登记在光刻工艺的流程单上。 02 对准标记的作用在于迅速地定位并且完成精确的套准，也就是要兼具粗对准和精对准的双重功能。 03 对准标记的布局要遵循唯一性和冗余性。在同一单元，不要出现两套一样的对准标记，否则容易引起图形错位对准。同时，对准标记要备份一到两组以防对准标记遭到破坏。备份的对准标记与主标记要采用不同的精对准标记。 04 选取合理的套刻关系，应尽量避免单一方向的逐次套准，减少套刻累积误差。对准标记的损坏和再生，在深腐蚀中，凸角的对准标记图形会受到破坏，这时要根据实际情况考虑对准标记的再生或者保护。主要参考文章： https://sites.engineering.ucsb.edu/~sumita/courses/Courses/ME141B/Alignment.pdf 微电子行业光刻辅助对准标记规范(草稿)

01-03 14浏览
芯片三维集成激光隐形切割技术

摘要随着新一代信息装备内部SiP集成密度不断提升，传统的平面混合集成技术已接近极限，芯片三维集成技术必将成为未来SiP内部集成的主流形态，激光隐形切割技术是芯片三维集成技术的关键技术之一。介绍了激光隐形切割技术在芯片三维集成中的用途。通过传统分片技术与隐形切割技术的比较，阐述了各种晶圆分片工艺的技术特点，对隐形切割的基本原理、改质层的形成机理、切割方法、激光器参数选择做了详细分析。重点介绍了隐形切割技术在GaAs芯片三维集成分片工艺中的典型应用，对有关问题给出了解决方案。新一代信息装备向着“一体化、网络化、微型化、智能化”方向发展，其核心就是基于一体化综合阵列来开展研究与攻关，而极致轻薄的阵列形态就需要微系统三维异构集成技术的支持。传统平面混合集成技术已无法满足需求，亟需采用芯片三维集成 (3D IC)技术将SiP集成密度提升1~2个数量级。芯片三维集成技术是微系统三维异构集成的核心内容之一，该技术有两大内涵：一是将传统的“芯片金丝互连”转变为“无引线倒装互连”(如图1所示)，以解决高密度集成瓶颈问题；二是将装配方式由“先切后装”转变为“先装后切”(如图2所示)，将散件来料装配转变为整晶圆装配，大幅提升集成精度、一致性、生产效率。对此，有两个工艺技术尤为重要，首先需要采用高精度倒装焊接工艺实现芯片无引线互连，以提升产品通道的幅相一致性、减小损耗，并减少引线弧高和焊盘所占用的集成空间。其次需要采用激光隐形切割工艺实现芯片三维集成后的晶圆分片，通过该工艺能力形成无粉尘、切割道小、完全干法的晶圆分片能力，实现针对植球或芯片堆叠后的晶圆的高品质切割，以满足“先装后切”的批量制造转变。 1 芯片三维集成技术单芯片降低特征尺寸实现功能密度的提升越来越难，并且现有基于引线互连的平面混合集成技术的集成能力已逼近极限，芯片三维集成提升集成度已成为业界共识。通过无引线的互连方式，实现芯片与芯片的直接三维堆叠，即芯片三维集成技术，提升功能密度、实现宽带数据交互、降低收发延时，是微系统高密度集成的必然选择。芯片三维集成通过微凸点实现芯片之间的面对面直接互连，减少了基板的成本和装配环节，提升了单元集成密度，其典型应用如图3所示。T/R组件中幅相控制器件是重要功能器件，芯片面积大，宽带芯片尺寸一般大于4 mm×4 mm，且必须配套互补金属氧化物半导体（CMOS）的波控芯片使用（芯片尺寸2 mm×2 mm），单层电路平铺方式无法满足要求，采用3D IC的方式可以实现该幅相多功能芯片与波控芯片的三维堆叠，保障功能性和可靠性的同时，提升集成密度。芯片三维集成的典型工艺流程如图4所示，可以看出有两个关键工序都要采用晶圆分片，分别于植球后的晶圆切割和芯片三维堆叠后的晶圆切割。 2 晶圆分片工艺分析晶圆分片是芯片三维集成关键步骤之一。为了满足产能、良率和可靠性目标，晶圆分片过程要求更可靠和高效。随着一代又一代的技术更迭，芯片封装尺寸减小，数字IC采用了更为复杂的Low-k 层间介电层（Inter-Layer Dielectric，ILD）材料，微波集成电路采用了化合物半导体（GaAs、SiC等）材料，对于晶圆分片工艺的要求变得越来越苛刻，传统的砂轮切割已不再适应，发展出了激光切割和等离子切割技术。 2.1 砂轮切割砂轮切割是半导体行业最成熟的晶圆分片工艺，但由于砂轮刀片是一种机械分片过程，过程中会产生机械振动和应力，可能产生崩边、裂纹、沾污、介电层起层等现象（如图5所示），切割过程还需要研磨液冲刷降温和清洗粉尘。 2.2 激光全切如图6所示，当切割速度要求比较高或晶圆厚度减小时，砂轮分片的工艺良率会降低。然而，在先进封装中，半导体晶圆会越来越薄，当晶圆厚度小于150 μm时候，推荐采用激光切割工艺。相较于传统的金刚石砂轮切割工艺，激光切割通过高速运行的脉冲激光器对材料进行非接触式加工，激光全切主要针对切割道中含Low-K层或金属层的晶圆，因 Low-K层材质既硬又脆，机械强度低，若使用普通的刀片进行切割加工，会发生Low-k层或金属层起层和外观不良。因此必须先用激光开槽设备去除切割道表面的Low-K层再用砂轮切割，或直接用全自动激光设备进行全切。激光全切相比砂轮切割，有效减少了碎屑和崩边。但整个加工过程是利用激光的高能量将材料从表面到底部全部烧蚀去除，为避免烧蚀过程对芯片产生不良影响，仍然需要涂保护胶并清洗，必要时清洗液还需要进行危化处理（如 GaAs晶圆切割后排废液）。 2.3 激光隐形切割激光切割工艺又分为激光完全切割（ F u l l Cutting，简称全切）和激光隐形切割（Stealth Dicing，简称隐切）两种方式。激光隐形切割技术主要是将脉冲激光透过晶圆表面在材料内部聚焦，在材料内部形成改质层，再借由扩膜或裂片等方法将晶圆分割成单颗晶粒。切割材料的表面基本没有碎屑产生；同时隐形切割采用干法工艺减少了生产过程中的清洗工序，同时解决了传统切割技术在芯片分割过程中带来的机械及热损伤问题，可以明显减少解理过程中产生的崩边和斜边等缺陷，提升产品良率。得益于激光隐形切割的原理，隐形切割的切割道宽度比砂轮切割和激光全切的切割道窄，有助于减小切割道宽度和增加晶圆上的晶粒数，提高单位面积晶圆上芯片的产出率。 2.4 等离子切割晶圆厚度小于50 μm时兼顾切割效率可以采用等离子切割工艺。等离子切割工艺基本原理是使用反应气体进行干法刻蚀，类似于硅通孔技术（TSV）的深孔刻蚀工艺。该工艺最大的特点是能够在整个晶圆表面同时进行高精度加工，效率非常高，很适合于超薄的微小芯片的分片，加工过程芯片损伤低，并可以进行异形加工。综上所述，砂轮切割、激光全切、激光隐形切割、等离子切割四种晶圆分片工艺各有不同的特点和应用场景（见表1）。对于射频芯片三维集成中常用到GaAs芯片、3D IC和微机电系统（MEMS）等无法清洗的微结构，激光隐形切割技术无粉尘、完全干法工艺的优势非常明显。过去该技术长期被国外垄断，目前国内一些半导体装备制造企业已获得突破。 3 激光隐形切割技术隐形切割的原理（如图7所示），激光在聚焦透镜等光学机构的作用下，超短脉冲激光束在焦点附近的空间上高度聚焦压缩，焦点区域的晶圆材料吸收激光的高峰值功率，发生多光子吸收效应，将电子从材料中激发，形成自由电子，随后由于库伦斥力直接破坏材料结合的分子键或原子键，材料单晶结构收缩，晶状改变产生了微爆点，连续等间隔裂痕，形成向晶片正排列的爆点在材料内部引起一定深度的改质层。改质层上下两侧的单晶结构因非线性吸收应力而产生从两个表面向外延伸的“龟裂”，这种龟裂现象是促使晶片分割的重要因素。通常将上述的改质层及其周边材料的龟裂区称之为 SD（Stealth Dicing）层（如图8所示）。由此可见，激光隐形切割是一个完全干法、无尘的工艺，对于无法清洗的微结构（如3D IC、 MEMS）和对微粒敏感的光学器件都有明显应用优势。对于植球后的晶圆或芯片三维堆叠后的晶圆一般都不便于湿法清洗，尤其针对有空气桥的晶圆产品，冲洗会将空气桥冲塌。同时对于微波集成电路常用的GaAs材料而言，由于As为危化品，砂轮切割或激光直切，都会产生有毒的粉尘与废水，处理困难。而采用激光隐形切割，加工效率高，切割效果好，几乎没有芯片损坏的风险，并可实现GaAs表面几乎无粉尘污染，材料低损耗，进一步有效避免粉尘与废水的产生，是一个环保的低成本方案。 4 GaAs晶圆激光隐形切割方法以GaAs晶圆隐形切割为例，分片全流程步骤为：贴膜→隐切→裂片→扩膜，系统工作原理如图9 所示。 4.1 贴膜贴膜主要用于圆片分片前的晶圆保护，防止薄片分片时芯片移位或颗粒物飞溅。晶圆贴膜按照工作方式可分为滚压式和真空式。滚压式贴膜在工作过程中由滚筒与圆片轻微接触以排出圆片与膜之间的空气，因此圆片会承受一定的压力，详见图10所示。真空式贴膜则是通过抽真空的方式将圆片与膜之间的空气抽排干净，实现晶圆与膜的紧密贴合，整个过程中圆片仅承受很小的压力，详见图11所示。 4.2 隐形切割如图12所示，激光隐形切割过程是通过透镜将均匀发出的激光束聚焦到材料的内部，晶圆在高精度平台的匀速运动带动下，在材料内部形成等间距的微爆点，从而实现将材料隐形切割的目的。当激光束聚焦在GaAs材料内部时，多光子吸收的能量不会大量转化为热能，只会在材料内部引起一定深度的改质层，形成改质层后，通过裂片机和扩膜机分离芯片。此工序激光器的参数选择是关键。 4.3 裂片 GaAs材料的解理性不如Si材料，隐形切割不能直接扩膜，如图13所示，需要一台裂片设备通过裂片刀纵向施压，辅助晶圆解理开。需要通过选择裂片机合适的速度和功率，调节裂片刀的压力，压力大小与产品的厚度有关，也与隐形切割的SD层厚度有关，其中SD层占晶圆厚度的百分比是裂片最关键的影响因素。 4.4 扩膜晶圆的扩膜分离原理如图14（a）所示，当扩膜机的圆柱台从底部向上推动扩晶环，扩晶环与贴片环（铁环）之间的距离拉大，UV膜会受拉伸后产生一个径向的张力向四周扩展。如图14（b）所示,工艺过程中为确保质量，要用一个尺寸合适的扩晶环（尼龙环）让受力更均匀。 5 GaAs隐形切割的激光器关键参数分析激光器参数的理论分析对工艺需求方案和技术要求的提出至关重要，隐形切割应根据晶圆材料特性选择合适的激光波长，使激光能够透射过晶圆表层，在晶圆内部形成焦点（即所谓的半透明波长）。首要条件是激光光子能量小于GaAs材料的吸收带隙，在光学上呈透明特性。只有当光子不被或少量被材料吸收时，光学上才会呈现透明特性。光子吸收作用可以引起电子在不同的状态之间的跃迁，使电子从低能级跃迁至高能级。半导体对光能量吸收的强弱，通常用吸收系数描述。假设光照强度为I(x)，单位距离的吸收系数为α（单位为cm-1），在dx内吸收能量为： dI(x)=-α·I(x)dx （1）则半导体的内部光强可表示为：I(x)=I(0)·e -α·x) （2）其中，吸收系数是光能量的函数，吸收系数对光能量（波长、波数或频率）的依赖关系称为吸收光谱。图15所示为常见半导体材料（如Si、Ge、GaAs等）的吸收光谱，波长在0.87 μm附近GaAs吸收系数发生剧烈变化是由于GaAs的载流子吸收光子能量，使其从低能级跃迁至高能级产生的。对此，波长短于0.87 μm激光束不能穿过GaAs晶圆，波长大于 0.87 μm可以穿过GaAs。这个波长就是GaAs材料的长波限λ0。长波限λ0所对应的光波波长决定了能够引起半导体本征吸收最低限度的光子能量，对应于频率方面存在一个频率界限v 0，当频率低于v 0（或者波长长于λ0）时，不可能产生本征吸收，吸收系数迅速下降，这个波长λ0（或者频率界限v 0）称为半导体的本征吸收限。可以发生本征吸收的光波波长小于等于禁带宽度，即： hν=Eg=hc/λ0 （3）式中：Eg是半导体材料的禁带宽度；h是普朗克常数；c是光速。代入可得： λ0=1.24/Eg （4）计算可得Si的长波限λ0≈1.1 μm，GaAs的长波限λ0≈0.867 μm。对于芯片三维集成采用的GaAs晶圆来讲，尽管晶片厚度、杂质成分及其含量等因素对光谱吸收率有影响，GaAs材料主要吸收波长0.87 μm 以内包括近紫外波长的光，而对近红外的波长较长的光通过率较好。因此，隐形切割GaAs材料晶圆时，通常选择波长为1 064 nm的红外激光（激光全切一般选用紫外激光）；隐形切割Si材料晶圆时，通常选择波长为1342 nm的红外激光，以便激光透过晶圆表面，在聚焦透镜等光学机构的作用下，在晶圆上下表面之间的中间层可选择的聚焦。同时，尽可能地减少入射表面和激光焦点之间的材料层对激光的吸收作用。 GaAs隐形切割选用重复频率很高的超短脉冲红外激光束，激光功率大于5 W，脉冲宽度时间小于 100 ns，将激光吸收能量压缩到阈值水平，以获得较理想的改质层效果并控制热影响区域。实际上吸收系数随着温度的升高呈指数级增加。因此，脉冲宽度参数也非常关键，不能太小要确保有足够能量在聚焦区域被吸收形成改质层，又不能太大让改质层周围区域温度过高。图16（a）是隐形切割后的GaAs晶圆样品，图16（b）是用显微镜观察隐形切割后的GaAs 晶圆样品的切割断面，可以看到，沿100 μm厚样品的厚度方向，在晶圆中间层形成的一个几微米宽、 30 μm左右厚的改质层。从图16（b）可以观察到一条垂直的龟裂纹，从SD层的顶端和底端向芯片的前后表面延伸。芯片分离效果如何很大程度上取决于这条垂直裂纹向芯片的前后表面扩展的程度。 6 结束语激光隐形切割技术是芯片三维集成工艺体系的关键环节，是微系统三维异构集成的基础。本研究基于半导体的激光吸收理论，通过公式分析得出了隐形切割激光器的关键参数选择，并完成了样件的实际试制。激光隐形切割方法分片质量好，划切效率高，几乎无粉尘、切割道小、完全干法免清洗，可以实现植球后或晶圆多层堆叠后的切割。这些优势使激光隐形切割成为晶圆三维集成后分片的主流技术，更成为 GaAs微波芯片分片更加安全环保的技术解决方案。随着三维异构集成产品的进一步微型化、多层化和材料的多样化，对多层三维结构的分片提出了更高要求，随着激光技术和控制技术的发展，激光隐形切割会质量更好，成本更低，应用范围更广。

2024-12-19 25浏览
改善硅外延片电阻率和厚度

摘要：阐述硅外延片在电阻率和厚度一致性的问题，改善其一致性外延片的制备方法，包括装入衬底片、衬底气相抛光、变流量吹扫、本征生长、外延生长的工艺流程和工艺参数。 0 引言硅外延的相关工艺通常应用于器件研制，其于器件研制工作中具有重要作用，由于其外延片质量能够直接影响器件性能，因此需要对其电阻率一致性以及厚度的一致性进行研究，确保其满足器件制作的相关需求。 1 改善硅外延片电阻率一致性硅外片作为半导体材料中不可或缺的一部分，其较为重要的指标之一为硅外延片电阻率。不同的器物对外延层电参数有不一样的要求。但因为自掺杂现象的存在，导致电阻率统一性的控制难度非常大。在控制电阻率方面，提出了许多应用方法，例如添加少量氯化氢和二次生长，不过，这些方法没有达到理想的效果，甚至在某些程度上，工艺时长的增加，工艺效率的下降。为了达到电阻率上的一致性要求，121必须从源头开始处理。形成自掺杂的基本原因：因为硅外延在成长的时候，衬底加热，导致衬底里面扩散到了外面，又由外面蒸发来到气相中来。它们大部分在停滞层内存储，而且沿着气流趋向扩散。然后继续外延生长时又重新加入外延层中。开始外延生长后，抑制衬底前面蒸发，自掺杂大部分来自衬底后面蒸发的杂质。除了上述的原因外，生长系统、基座的污染也同样会导致自掺杂现象发生[1]。 2 改善硅外延片厚度一致性众所周知，互联网处于高速发展进程之中，全球信息化的步伐越来越快，互联网行业在飞速进展中推动了整个电子信息产业进步，在其情况下半导体相关材料的品质受到广泛关注，硅外片作为半导体材料中不可或缺的一部分，其较为重要的指标之一为硅外延层厚度。硅外延生长的相关工艺中，能够对外延厚度产生影响的因素较多。外延层的边缘产生翘突导致硅片整体厚度不一，即便位于相同炉内，其基座位置不同，外延片生长的厚度依旧具有一定差别。当外延片在厚层生长时表现更加突出。在制作硅平面晶体管时，外延厚层需要格外注重一致性，制作集成电路时也是如此。一旦外延厚层缺乏一致性或一致性不强，则其后续工艺将会遭受较大影响，严重时甚至无法继续进行工艺制作。外延片的厚度不具备较好一致性的情况下，隔离区的扩散工作难度将会大大加重，情况严重时不但隔离区的工作将会受到影响，后续工作无法完成，还会导致器件报废。即便将厚度不一的外延层勉强扩通，生产出的器件质量难以得到保证，其性能必将受到影响，非常容易出现电性能不符合要求的情况，无法满足设计要求，造成成本的大量浪费。而与此同时较薄的部分则很有可能由于集电区过薄被电击穿。硅片的边缘出现外层凸起状况时，大概率会引发光线模糊，进而导致图形变形问题，翘边较为严重的硅片还能够造成光刻板划伤，导致光刻板彻底报废，因此必须要对外延厚度上的一致性情况进行重点关注。在影响外延片厚度的诸多因素中有三种主要因素造成的影响较大：（1）温度；（2）气流；（3）反应室集合形状。选择并对温度进行控制时，必须优先选择不会对生长速度造成较大影响的温度。在控制气流因素时可以对反应器基座实际的倾斜角进行调节以达到限制气流速度的目的。反应器的类型有三种，分别为水平类型的反应器、桶式类型的反应器以及钟罩式类型的反应器。通过控制两反应器之间的夹角能够对硅外延的厚度进行有效控制。当上述方法都无法取得厚度一致性地较好成果时，可以采取以下三种方法进一步改善一致性。（1）将卧式反应器安装于硅片装载器，将其改善为硅片实施外延生长处理。该方法能够平稳气流，其外界条件对于外延生长而言较好，有较大概率产生厚度一致地外延。（2）在反应器中安装可以旋转的基座，此操作能够帮助硅外延在其转动期间进行生长，可以改善外片厚度的一致性。（3）由于以上两种方法都需要安装相应器件，其复杂程度较高，因此可以选择较为方便的方法例如将基座的倾斜度改变、改善其温度分布以及调整线圈密度。此类方法虽然简便但其具有副作用，很有可能造成气流发生流动变化的问题 3 制备改善硅外延片电阻率与厚度一致性的方法当前，硅外延材料制备的主要方法是化学气相外延方法（CVD），即使用氢气、三氯氢硅、等气态化学成分在高压高温环境下进行化学反应，在硅单晶上反应形成拥有一定厚度和电阻率的硅单晶薄层材料。在这个化学反应过程中气体流速和腔体温度的控制是当中的两个至关重要的因素。流入腔体中的气体成分因为与腔体之间拥有温度差别，一定会作用腔体内的各处温度的均匀性，而且，流入腔体的气体成分同样也会影响腔腔体内的所有气体流速，一定会形成流场均匀性的差异。而腔体内流场与温场的均匀性关系着腔体内所有部位的发生反应强度，从而决定最终产品参数的稳定性和一致性。常规的制备外延片的工艺中，发生反应的气体入射方式通常使用把简式外延炉设计为平行顶盘，其发生反应的气体只能在0º入射。经试验和分析得出，这种入射气体方式会改变外延片数值一致性甚至降低半导体器件的成品率，因此，提升外延片数值一致性是符合现在半导体器件生产工业化必将迎来的发展趋势[2]。改善外延片电阻率以及厚度的一致性制备方法步骤如下：（1）将其装入衬底片并升入腔体。按照顺序吹扫氮气、氢气，使接下来的步骤都能够在氢气的主环境中发生反应，实现腔体升温，温度需要稳定在1 100～1 200℃范围内。（2）进行衬底气相抛光。对衬底运用HCL实施表面抛光，整体抛光温度控制在1 100～1 200℃之间，控制H2流量范围280～320L/min，其中HCl的实际流量应当为1～3L/min，整体抛光的时间必须控制在4～5min之间。（3）变流量吹扫。进行该操作时其腔体温度应当低于1 100℃～1 200℃，通过改变H2的流量的方法将衬底表层含有的杂质逐渐稀释，通常H2的流量需要从280～400L/min一直下降到50～100L/min，整个降流量的时间为l～4min，并且需要维持1～3min的低流量时间，时间到后再将H2的流量从50～100L/min逐渐上升到280～400L/mi n ，上升流量的总时间需要控制在 1 ～ 4 m i n 之内，并维持1～3min的高流量时间。（4）本征生长。该操作于衬底表面实施，过程中H2的流量应当在280～320L/min范围内，TCS的流量需要控制于20～60Gr/min之间，进行本征生长的合适温度为1 100℃～1 200℃，时间为3～5min之间。（5）外延生长。该操作在常压条件下进行，其温度应当控制于1 100～1 200℃之间，其整体时间范围是15～25min，H2的流量应当控制于280～320L/min，同时将TCS的流量控制在20～60Gr/min之间，pH掺杂流量需要符合20～60sccm要求，再依照外延片实际厚度，将筒式外延炉锥形顶盘的入射角度进一步确定，确保反应气体入射角度在0º

2024-12-18 87浏览
什么是短沟道效应？LDD与DDD工艺如何解决短沟道效应问题？

轻掺杂 LDD 工艺；MEMS工艺；DDD工艺；LDD工艺；短沟道效应

2024-12-05 353浏览
微凸点技术在电子产品中的应用实例

起着电互连、热传递和机械支撑等重要作用的金属微凸点是基于面积阵列封装的关键。以球栅阵列封装（Ball Grid Array Packaging, BGA）、芯片尺度封装（Chip Scale Packaging, CSP）以及倒装芯片封装（Flip Chip Packaging, FCP）为代表的面积阵列封装形式凭借硅片利用率高、互连路径短、信号传输延时短以及寄生参数小等优点迅速成为当今中高端芯片封装领域的主流。然而，不同应用领域的微凸点具有尺寸跨度大、材料范围广的特点，很难有一种技术能实现全尺寸范围内不同材料金属微凸点的制备。文中综述了当前主流的微凸点制备技术，包括每种技术的优缺点及其适用范围、常见微凸点材料等，最后对当下微凸点制备技术的发展趋势进行了展望。引言随着电子信息技术的飞速发展，电子产品不断向微型化、多功能化和高集成化的方向发展。在不断增长的需求推动下，微电子封装技术经历了插孔元件时代、表面贴装时代、面积阵列时代和2.5D/3D封装时代。自20世纪90年代以来，集成电路进入了超大规模阶段，单颗芯片的引脚数高达上千个。传统的双列直插封装（Dual In-line Packaging, DIP）和方形扁平封装（Quad Flat Packaging, QFP）在不增加整体尺寸的情况下只能不断缩减引脚尺寸及间距，当引脚数超过500时，微小的安装误差就可能导致焊锡桥接和断路。在此背景下，以面积阵列排布输入/输出（Input/Output, I/O）凸点的封装形式—球栅阵列封装（Ball Grid Array Packaging, BGA）、芯片尺度封装（Chip Scale Packaging, CSP）、晶圆级芯片尺度封装（Wafer Level Chip Scale Packaging,WLCSP）以及倒装芯片封装（Flip Chip Packaging, FCP）陆续登上历史舞台，它将有源区面上制有凸点电极的芯片朝下放置，与封装基底/基板布线层直接键合实现冶金连接 [1–2] 。这种基于面积阵列的封装方式不仅提高了硅片的利用率，还具有互连路径短、信号传输延时短、寄生参数小等优点。进入21世纪后，芯片中的晶体管数量仍在急剧上升，传统二维芯片的尺寸不断逼近摩尔定律的极限，因此人们寻求在垂直方向进行芯片集成，于是出现了3D封装，又叫叠层芯片封装。不论是对于当下的面积阵列封装还是未来的3D封装，以金属微凸点作为电互连和机械支撑非常普遍并将延续很长时间。然而，不同封装层级间微凸点的尺寸跨度大、材料范围广，很难有一种技术能覆盖全尺寸范围内微凸点的制备，微凸点的制备工艺将决定该技术未来几十年的发展。 1 金属微凸点制备工艺微凸点阵列的制备方法主要有2类：一类是通过专用设备将预成型精密焊球放置在基板上特定位置来形成凸点阵列，典型工艺有植球法；另一类是凸点阵列直接制备法，主要有钉头凸点法、丝网印刷法、蒸镀法、电镀法（化学镀法）、可控塌陷芯片连接新工艺（Controlled Collapse Chip Connection New Process,C4NP）以及喷射法。如图1所示，凸点工艺主要包括凸点下金属层（Under Bump Metallization, UBM）的制备以及凸点的制备，涵盖了不同微凸点的制备方法。 1.1 植球法有多种植球法，其中一种是将带有微孔阵列的吸盘置于容器上方，通过振动容器使焊球跳动，从而使其吸附于小孔之上（为去除多余焊球，可采用超声振动工艺）；随后通过光学手段来检测吸孔与焊球位置的准确性，紧接着将吸盘与晶圆/基板焊盘对齐，缓慢降低吸盘，使焊球置于焊盘之上，去真空释放焊球，使吸盘与焊球分离；最后对晶圆/基板进行加热回流形成焊锡凸点。其工艺流程如图2所示。该方法简单快捷，生产效率高，可灵活应用。与电镀法相比，其成本较低且无化学污染 [4] ，但也存在以下不足：1）对焊球的一致性要求较高，否则容易出现卡球、丢球或漏球现象；2）对助焊剂及回流温度设定的依赖度较高，助焊剂挥发产生的气流扰动容易使焊球位置偏移，不当的回流温度容易造成凸点连焊；3）较难应用于细节距产品，因为难以涂布助焊剂和拾取极小的焊球；4）不适用于多尺寸焊盘的情况，如果将大小相同的焊球置于不同尺寸的焊盘上，就会降低焊锡凸点高度的共面性 [5] 。另一种是先利用第一漏印掩膜在基板焊盘上涂刷黏性助焊剂，随后在第二漏印掩膜上均匀散布直径相同的焊球，掩膜通孔与基板焊盘对齐，紧接着采用挤压刷将焊球压入掩膜通孔中，从而使焊球黏附于涂有助焊剂的焊盘上，完成植球后移除第二漏印掩膜，最后加热回流，使焊球熔化形成凸点。其工艺流程见图3。德国Pactech公司提出的激光植球技术可一步实现植球与回流工艺，其原理如图4所示。在氮气气氛下利用激光束将焊球熔化在焊盘上形成凸点。该方法可用于晶圆或芯片焊盘上焊料凸点的制备，灵活性强 [7] 。由于激光局部加热产生的热影响区小，因此可以避免周围元件的损伤，减少植球过程中金属化合物层的形成，有利于提高焊点质量。激光植球技术可以实现焊球直径为 40 ～ 760 µm的可靠连接[8] ，但文献[9–11]指出，该技术在焊点制备过程中会出现焊球润湿不良、焊球凹陷、局部烧蚀等缺陷，造成焊点可靠性差。 1.2 钉头凸点法钉头凸点键合技术由Matsushita公司于1997年提出 [13] 。该方法借鉴了引线键合工艺 [14–15] ，在第一焊点完成后劈刀继续向上拉伸，使金丝颈缩断裂形成金凸点，具体工艺（图5）如下： 1）首先利用电火花放电在金丝末端形成金球，金球尺寸可通过设置打火杆的电流、打火杆与线尾的间距以及放电时间来控制； 2）随后在加热、加压和超声的共同作用下，将金球键合到芯片的焊盘上； 3）当第一焊点完成后，劈刀垂直向上运动，此时线夹处于打开状态，送出一段尾丝； 4）线夹关闭，劈刀向上运动，金丝在拉力的作用下断裂形成带有尾尖的凸点； 5）当所有凸点制作完毕后，通过研磨、石英板拍平等工艺去除尾尖，使其成为高度、平整性一致的芯片凸点。在一般情况下，为了提高倒装焊金凸点与铝焊盘连接的可靠性，通常会预先在铝焊盘上溅射/蒸镀一层UBM，而后再进行钉头凸点制作。钉头凸点法只适合引脚较少、焊盘节距较大、品种多但数量相对不多的芯片封装，具有简便易行、方便灵活、可在单芯片上制作凸点、成本低廉等优点，但也存在凸点高度一致性较差、效率低等缺点。此外，由于金是贵金属材料，当封装器件的引脚数较多时，其成本要比焊料凸点高。文献[16]尝试使用带有铜凸点的芯片与焊盘印刷有无铅焊料的基板互连，意欲取代成本高昂的金凸点与导电胶键合的传统互连工艺，获得了不错的效果，但由于铜凸点抗氧化、抗腐蚀能力差，目前很少使用。随着键合工艺以及材料技术的提升，铜丝有望取代金丝成为新一代凸点键合材料。 1.3 丝网印刷法丝网印刷法是通过涂刷器和网板将锡膏涂刷在焊盘上的凸点制备技术，适用于间距为 200 ～ 400 µm的焊盘。其工艺主要包括UBM制备、锡膏丝网印刷、锡膏回流和焊盘清洗等步骤。图6所示是目前应用较广的低成本钎料凸点制备方法，具有效率高、成本低、适用于不同种类钎料合金的优点 [17] 。然而，该方法在节距小于 150 µm的高密度互连中面临较大的挑战。在细节距产品中，印刷后助焊剂容易桥接，这为回流后焊料的桥接埋下了较大隐患。在回流过程中溶剂挥发，空洞数量和凸点高度变化较明显，降低了芯片贴装良率。为提升贴装良率，需采用压印工艺保证所有焊锡凸点的共面性。此外，由于小节距焊盘掩膜的制备成本较高，因此其应用受到了一定的限制 [18] 。随着掩膜加工技术的提升、纳米材料制备技术的日趋成熟以及印刷工艺的优化，丝网印刷工艺在制备节距小于 100 µm的倒装芯片焊料凸点领域愈发成熟。文献[19]在优化工艺参数的基础上成功实现了在晶圆上制备节距为 90 ～ 100 µm的焊料微凸点。 1.4 蒸镀法 20世纪60年代IBM公司最早提出采用蒸镀法制备凸点，主要应用于大型计算机中的多芯片模块 [17] 。在蒸镀工艺中，先利用光掩膜制作UBM，然后将钎料蒸发到UBM上得到锥形凸点，最后对锥形凸点进行加热回流使之成为半球状，如图7所示。该方法与集成电路（Integrated Circuit, IC）工艺相兼容，可充分利用现有设备且工艺成熟，但需要制作掩膜，且一种掩膜只能针对一种IC芯片。蒸镀工艺的缺点主要表现在：1）投资高，生产效率却不高，因此该方法仅用于要求凸点材料纯度高、制备的凸点密度高或制备的凸点材料不能使用电镀或印刷工艺等场合；2）由于大部分焊料被蒸发到掩膜和反应腔室的内壁上，因此该工艺的材料利用率极低；3）每次蒸镀结束后，必须对附着在金属掩膜上的焊料予以清除，而清除操作会降低掩膜质量，改变开孔尺寸，从而缩短了掩膜的寿命。UBM的制作通常使用多个蒸发器，这使得焊料成本进一步增大。蒸镀工艺一般可接受的面阵列节距极限是 225 µm，当节距低于 200 µm时，原先采用蒸镀工艺的公司都转向采用电镀工艺 [6] 。 1.5 电镀法电镀法是微电子封装企业普遍采用且工艺成熟的凸点制作方法 [20] ，常用于晶圆凸点的制备。电镀凸点所需的UBM同样是采用蒸发/溅射的方法，但比UBM厚许多倍的凸点则采用电镀工艺制备。电镀法制备的凸点主要有铜柱凸点和焊料凸点2大类。铜柱凸点一般是在芯片焊盘上电镀一定尺寸的铜柱后，再在铜柱上表面电镀可焊性镀层（SnPb、SnAg、Sn等），以便实现后续的互连或组装，是当前凸点应用的主流方向。铜柱凸点被认为是可以实现窄节距凸点互连的主要材料，其特点是高度一致性好，可靠性高，节距可低至 20 µm甚至更低。焊料凸点则是直接在芯片上电镀焊料层，经回流后形成焊料凸点。图8为电镀低温钎料凸点的制作工艺流程图。电镀工艺具有重复性好、一致性高的优点，同时制备工艺与IC、微机电系统（Micro-Electro-Mechanical System, MEMS）工艺相兼容，可用于批量生产各类规格芯片及不同材料、不同高度的凸点，但由于资金和运营成本高，电镀技术在小型设施中的使用受到了一定的限制。此外，三元合金（如SnAgCu）很难以一致的结果进行电镀 [18, 21] 。 1.6 C4NP法 C4NP法是IBM公司研发的低成本细节距焊锡凸点制作技术，克服了现有技术的局限性，可采用多种无铅焊料合金 [22] 。它是一种焊料转移技术，需将熔融焊料注入预制的可重复使用的玻璃模具中，主要包括5个环节：模具制造、焊料填充、模具与晶圆对准、焊料转印与脱模以及加热回流。其中，模具制造是该工艺的关键，它包含了晶圆凸点图形的刻蚀空腔，考虑到焊料在硼硅玻璃表面的非浸润性，通常采用硼硅玻璃制作。图9为模具制造及焊料填充工艺流程图。将焊料转移至晶圆之前，需对已填充的模具进行检查以确保较高的良率。然后在回流温度下将填充好的模具软接触贴近晶圆，所有的焊料凸点将一次性全部转移至晶圆上。该过程并无与液体流动相关的复杂问题，其工艺流程如图10所示。 2008年IBM公司以甲酸蒸汽作为助焊剂，利用C4NP技术在直径为 28 µm的UBM焊盘上成功实现了直径约为 50 µm的SnAg无铅焊料微凸点的制备 [23] ，如图11所示。初步结果显示：C4NP技术能轻易实现直径在 50 µm以下的微凸点的制备，以满足I/O密度不断攀升的需求。 1.7 喷射法喷射法能实现熔融焊料的高精度、超微细控制，广泛应用于电子封装领域球栅阵列锡球的直接喷射制备、喷射印刷电路、直接金属快速成型、电互连接头以及液滴铅焊等 [24–26] 。喷射法按原理可分为连续式喷射和按需式喷射。连续式喷射通过离散层流射流来实现均匀液滴的制备，喷射的微滴具有频率高、飞行速度快等优点，但不易对单颗微滴的飞行过程和沉积位置进行控制，故不适用于直接植球，多用于造粒 [27–28] 。按需喷射因其能精确控制液滴的体积和沉积位置，故可用于直接植球[29] 。喷射法按驱动方式分主要有压电驱动式、热泡式、气动式、应力波驱动式、超声振动式和电磁力驱动式 [30] 。其中，压电驱动式是目前应用最广且商用最成功的微液滴制备方式，但因压电材料难以耐高温，需要设计较复杂的冷却系统和隔热装置；气动式中的气动膜片式解决了喷射阀不耐高温且可喷射材料熔点受限等问题，但存在频率较低、噪声较大的弊端 [31–32] ；应力波驱动式能获得比喷嘴直径更小的液滴，液滴直径约为喷嘴直径的0.6倍，可大大降低喷嘴的加工难度与成本 [33] ，但存在喷射微滴定位精度差且伴有噪声的缺点；电磁力驱动式被认为是极具潜力的驱动方式，最早应用于微泵中导电流体的驱动 [34] ，具有结构简单、响应快、不依赖外部气源等优点，但喷射材料必须为导体，且在喷射较高熔点材料时，需做好阀体与永磁铁的隔热，因较高的温度会导致永磁铁退磁。采用喷射法在芯片/基板焊盘表面直接植球具有效率高、成本低、工艺简单的优势 [35–36] 。因此，利用微喷技术制造精密焊点成为面积阵列封装领域的研究热点[37–38] 。然而，因存在工艺控制困难、一致性较差的不足，喷射法难以实现商业化应用 [39] 。喷射法一般采用按需喷射模式来实现熔融态低熔点焊料的沉积，文献[40–44]也实现了铝合金、铜等高熔点金属的喷射打印。其最大特点是非接触且无需掩膜，可通过调节气压、脉冲波形、脉宽、喷嘴尺寸等参数轻易控制液滴尺寸。此外，熔融态焊料喷射沉积于芯片/基板焊盘后与UBM直接键合，无需对整个芯片/基板进行较高温度的加热回流，有效保护了温度敏感型电子元器件及内部集成电路。文献[45–46]表明：焊料的多次回流将严重影响焊点的力学性能，而采用丝网印刷、电镀等工艺制备金属微凸点时，回流次数在20次以上 [6] ，这是喷射法的独特优势之一。 2 金属微凸点常见材料目前通用的凸点按照材料成分来分主要有以铜柱凸点、金凸点、镍凸点、铟凸点等为代表的单质金属凸点、以锡基为代表的焊料凸点、聚合物凸点等。 1）金凸点、铜柱凸点常用于小节距的高端芯片领域，具有电导率高、抗电迁移特性好的优点，通常采用电镀或钉头凸点方式制备。 2）镍凸点和铟凸点通常用于特殊场合。镍凸点常用化学镀方式制备，铟凸点常用电镀或蒸发薄膜的方式制备。 3）焊料凸点一般以锡基焊料为主，多为二元或三元及以上多元合金，其加工过程比锡铅焊料复杂，且熔点普遍较高。表1为可能取代锡铅焊料的无铅焊料。 4）聚合物凸点一般由导电聚合物制备，主要用于柔性器件封装领域。其互连工艺温度远低于焊料凸点的工艺温度，通常在 140◦ C～ 170◦ C范围内。聚合物凸点具有高度一致性好、可靠性高的优点，其设备和工艺也相对简单，但它缺乏焊料凸点的自对中性能，位置容差较小，键合前必须进行高精度对准。基于成本考虑，当节距较大（? 100 µm）时，焊料凸点仍然是基于面积阵列凸点制备的首选，而采用电镀法制备的铜柱凸点将是高密度、窄节距微器件封装领域当下和未来很长一段时间的主流。这是因为随着封装密度的提高，器件的热流密度不断增大 [47] ，对无铅焊料微凸点互连器件的可靠性构成了严峻的挑战。目前，最先进的铜柱凸点节距低至 40 µm，凸点尺寸约为 20 ～25 µm，相邻凸点间距为 15 µm [48] 。 3 结束语虽然目前基于无铅焊料微凸点的制备技术比较成熟，但随着芯片特征尺寸的不断减小以及片上系统（System on Chip, SoC）、多芯片集成等技术的发展，I/O互连数量势必激增，这将进一步压缩微凸点的尺寸和节距。然而，当无铅焊料微凸点的尺寸和节距小于一定值时，将出现一系列可靠性问题，如界面反应、热疲劳可靠性、跌落冲击可靠性、电迁移可靠性等。因此，在不久的将来细节距铜柱凸点将逐渐取代无铅焊料凸点成为主流的封装材料。此外，由于芯片三维堆叠封装具有小尺寸、低功耗、低延迟和高带宽等优点，能显著提升集成电路的系统性能。因此，3D集成技术将成为评估晶圆封装企业是否具备核心竞争力的筹码，而与之对应的高密度硅通孔（Through Silicon Via,TSV）互连技术将备受关注。 3D 芯片封装晶圆植球装备关键技术研究刘劲松郭俭 (上海理工大学上海微松工业自动化有限公司) 摘要: 为了应对半导体芯片高密度、高性能与小体积、小尺寸之间日益严峻的挑战，3D 芯片封装技术应运而生。从工艺和装备两个角度诠释了 3D 封装技术;介绍了国内外 3D 封装技术的研究现状和国内市场对 3D 高端封装制造设备植球机的需求。介绍了晶圆植球这一 3D 封装技术的工艺路线和关键技术，以及研制的这一装备的技术创新点。以晶圆植球机 X － Y － θ 植球平台为例，分析了选型的技术参数。封装技术的研究和植球机的研发，为我国高端芯片封装制造业的同行提供了从技术理论到实践应用的参考。 0 引言 3D 芯片封装技术在组装密度、信号传输速度、电性能及可靠性方面的独特优势，目前已成为能最大限度地提高芯片集成度和提高高速单片 IC 性能，制作高速电子系统，实现终端产品小型化、多功能化、高可靠性和高性能的最有效途径。3D 封装的主要优势为:具有最小的尺寸和质量，将不同种类的技术集成到单个封装中，用短的垂直互连代替长的 2D互连，降低寄生效应和功耗等。国际上公认最具商业价值的芯片就是 BGA/WLP(Ball Grid Array/Wafer Level Package)等 3D 封装形式的处理器产品，美国 TI 为全球最大生产商。3D 芯片封装最主要的设备及工艺就是植球设备和工艺，目前该项技术和设备均被国外公司所垄断，其进口设备售价昂贵、售后技术支持效果不佳，严重影响了我国芯片厂的产品换代升级进程。掌握这项技术并研发出晶圆级植球机具有重大战略意义，将推动我国3D 芯片封装技术的发展。这一国内设备及工艺技术的诞生将改变国产芯片厂为外资品牌低端来料加工的历史，可以生产中国自主品牌的芯片。 1 国内外产业技术现状分析高密度 3D 芯片封装技术是国内外近几年飞速发展的微电子封装技术。叠层型 3D 封装是应用最广泛的一种，各层互连可以是线焊、倒装焊、硅通孔或是这三种方式的混合。不管是哪种具体的实现形式，3D 封装有几个共性的难点:凸点制作、通孔制作、芯片减薄和划片、散热及电路性能等。目前，3D层叠中的微焊点主要使用超细间距和高密度凸点阵列实现。晶圆上形成凸点有三种形式:电镀方式、印刷锡膏固化方式和植球方式。电镀方式具有造价贵、制造周期长、环境污染、工艺复杂和参数不稳定等缺点;印刷锡膏方式不容易控制凸点高度，很难制作小于 200 μm 的凸点。植球方式工艺稳定。目前，材料厂商可以提供质量稳定的 60 ～ 250 μm 的锡球用于量产。2002 年从 Intel 公司首倡推广使用晶圆植球技术开始，正逐渐被大多数客户所接受，这种方式的成本也随焊球和设备价格的下降而迅速下降，更具性价比优势。层叠后的芯片与 PCB 等载体相连时，又广泛运用到 BGA 基板植球技术。晶圆级微球植球机及周边的微芯片检测提取设备和 BGA 基板植球机设备的技术和专利近乎全部掌握在国外厂商手中，技术标准由国外公司制定;国内企业研发工作面临国外厂商的技术封锁。针对该类设备的相关专利保护，具体进行了深入的研究工作，研发了新的实现方式，设计新型的结构，申请专利保护我们的知识产权，并且已经有几款发明专利获得受理和授权。 2 我国市场需求分析早在 20 世纪 60 年代，美国和日本就开始研究BGA 植球技术，并在 20 世纪 90 年代末开始出现BGA 封装规模化生产。晶圆级微球植球机的技术源自基板植球机。我国内资企业在 2008 年左右引入首套 BGA 基板植球机，2010 年就开始了晶圆植球机的采购。晶圆级微球植球机和 BGA 基板植球机是高端IC 封装设备的关键设备之一，可以和前后设备组成完整的 3D 芯片封装生产线。随着网络通信领域技术的迅猛发展，数字电视、信息家电和 3G/4G 手机等产品大量需要高端 IC 电路产品，进而对高引脚数的 MCM、BGA、CSP、SiP、PiP、PoP 等 3D 芯片封装中高端产品的需求十分旺盛。保守估计，2013 年全球半导体设备市场较 2012年将萎缩 6% 左右;然而我国半导体专用设备市场将继续增长，预计达到 40 亿美元规模。封装测试设备占国内半导体专用设备市场在 40%以上，超过 16亿美元。其中约 10%为 3D 芯片封装植球设备这样的高密度高端 IC 封装设备，而且逐年迅猛增长。晶圆植球机全球 2013 年销售预期将达到 20 条线并将保持年均 25% 以上的增长。中国大陆封装厂刚开始采用此类技术，设备需求持续强劲增长，预计中国大陆市场将保持 30%以上的年均增长，具有良好的市场前景。 3 装备设计目标及技术工艺路线装备设计目标是研究晶圆植球技术及设备并实现产业化，具体研制用于 3D 芯片封装的晶圆级微球植球设备的系统结构与功能，设计出简洁而可靠的能够实现稳定、高良率植球的机构，完成具有自主知识产权和多项专利技术的晶圆级微球植球机和并产业化，打破国外技术封锁。设备技术指标达到世界同期水平，并提供给国内大型封测骨干企业进行验证生产。晶圆级微球植球机主要产品技术指标如下。硅片尺寸:6/8/12 inch;最小端子间距:200 μm;锡球直径:Ф100 μm ～ Ф500 μm;UPH:20;印刷和植球对位精度: ±30 μm;植球成功率:99． 995%。以上主要技术性能指标为国际同期水平，上海微松公司针对该类设备的技术研发已经获得多项授权专利，拥有发明专利的晶圆级微球植球用弹性体压入装置、微球自动收集及供球循环设备、BGA 基板植球用焊球定位自动供给机构等技术，克服了一些国外设备具有的缺点和不足，具有更高的性价比。晶圆级微球植球机工艺和技术路线如下。 (1)将晶圆盒放置到上料位后，机械手自动抓取晶圆进行预对准后放置到工作台上; (2)助焊剂和焊球的上料; (3)图像处理系统对晶圆和网板进行认识和处理，计算晶圆与印刷网板/植球网板的对位信息; (4)根据视觉认识的处理结果把晶圆和印刷网板对位，执行助焊剂印刷; (5)自动清洗机构对印刷网板进行清洗; (6)根据视觉认识的处理结果把晶圆和植球网板对位，执行植球; (7)自动清洗机构对植球网板进行清洗; (8)机械手自动将晶圆从工作台上抓取，放回晶圆盒中。具体流程如图 2 所示。 4 关键技术分析 3D 芯片封装植球装备技术的研发解决了国内产业急需的关键技术，形成了如下创新点。 4． 1 超精密丝网印刷技术晶圆级植球工艺中，丝网印刷用网板是微米级的薄板，晶圆和刮刀与网板的接触都会造成印刷网板的弹性变形。需要对这种变形加以控制、寻找合适的工艺参数并最终实现精确的助焊剂印刷量控制并实现微米级的印刷精度，如图 3 所示。 4． 2 自动网板清洁技术需要设计全自动的清洁纸传送和清洁液供给系统，实现对印刷网板和植球网板的自动清洗，以保证最终的植球质量，如图 4 所示。 4． 3 晶圆级微球搭载技术通过研究球径、晶圆尺寸和压力的关系曲线，研究测量反馈系统的误差校正算法，设计实现 Z 轴压力的精确控制以实现良好的植球效果。研究焊球流量与植球效果的匹配关系，设计实现焊球的自动供球、回收和循环系统。原理示意图，如图 5 所示。 4． 4 生产管理系统软件一个大系统在运行过程中，需要为操作人员提供各种数据和参数，也需要为生产中的各项指标提供可追溯和分析数据库;因此生产管理系统软件也是核心技术。 4． 5 精密定位系统与算法 0． 1 μm 的分辨率，1 μm 的绝对定位精度，2 m的有效行程，定位技术的成熟与否决定了系统的可靠性。本装备的 X － Y － θ 植球平台是整个系统的基础，下面将用一个章节分析其特点与选型。最多 50 轴(电机)同时控制，在控制各种电机(直线，伺服，步进)的同时，采集传感器过来的 I/O 信号。运动控制算法也是系统研发的核心技术。 5 X － Y － θ 植球平台的选型 X － Y － θ 三自由度植球平台是晶圆级微球植球机核心工作单元，主要由直线电机、DD(直接驱动)电机、内外圈同步带起升机构、网板支撑平台和精密支撑治具组成，可分别对 6 英寸、8 英寸和 12 英寸晶圆进行高精度定位，完成印刷和植球动作，结构如图 6 所示。其对应的搭载建模技术是晶圆植球机的关键技术。下面详细分析 X － Y － θ 植球平台搭载建模过程以及重复定位与绝对定位误差计算。精密支撑治具上等径阵列出若干小孔，真空吸住晶圆，由θ 向 DD 电机驱动，其技术参数如下。负载和 θ 向 DD 电机由直线电机驱动，其工作模式如图 7 所示;误差分析示意图如图 8 所示。根据设定的工作模式计算出有效行程 L s1 和 L s2与峰值载荷 F b1 和 F b2 ，分别选用合适的 Y 向和 X 向直线电机。 X － Y － θ 植球平台联动时，每一向都存在着重复定位误差和绝对定位误差，重复定位误差可以由程序原点复归解决，而绝对定位误差很难消除，X向、Y 向和 θ 向绝对定位误差的累积将导致植球机植球失败。理论上 X 向进给 x 0 mm，Y 向进给 y 0 mm，θ 向旋转 θ 0 °，距离晶圆中心 Q'点的 r 0 处某一植球点坐标为 P(x 0 ，y 0 ，z 0 )。而实际上，X 向和 Y 向进给动作完成后，晶圆中心 Q'点可能是 C'点，这是由于X 向和 Y 向绝对定位误差的累积造成的。其实，晶圆中心是 C'点只是其中一种可能，X 向和 Y 向联动的绝对定位误差是整个矩形 ABCD，那么晶圆中心可能是其对应的矩形 A'B'C'D'内任意一点(包括边界)，图中未作出。θ向旋转动作后，理想状态下，植球点 P 只偏移到了 P 1 点，事实上，由于θ 向也存在着绝对定位误差，这将导致 P 1 点偏移到圆弧P 2 P)3 上任意一点。以极限位置 P 2 ，讨论X － Y － θ 植球平台联动累积绝对定位误差δ。设P 2 (x 2 ，y 2 ，z 2 )，旋转矩阵为Ｒ，平移矩阵为 T，植球允许误差[ ] δ ，锡球直径 d，则 6 结论与展望通过详细阐述 3D 芯片封装植球装备技术的总体工艺流程和技术要求，特别是对晶圆植球机和BGA 基板植球机的原理和技术规格的重点介绍，希望对我国自主发展高端芯片封装业具有指导意义。从工艺和装备角度为国内同行贡献了详细严谨的专业知识。 (1)3D 芯片植球是高端 WLP/BGA 封装必备的装备，此项技术是解决我国高端芯片不能自给局面的必要手段。 (2)上海微松公司联合上海理工大学已经掌握了该项技术，培养了一批开发设计人才，随着 8/12英寸晶圆级及 BGA 基板级的商品机的持续开发，我国在此领域的自主创新将进入深水区。 (3)我国封装设备市场巨大，关键技术却控制在外国企业的手中，突破封锁，发展民族产业是我们的重任。欢迎国内的其他机构研发人员与我们协同合作，共创中国高端芯片制造装备的春天。微电子封装用主流键合铜丝半导体封装技术雒继军（佛山市蓝箭电子股份有限公司）摘要：微电子工业对于产品可靠性和材料成本的需求促使键合铜丝取代金丝成为半导体封装时应用的主流材料，在设备和技术工艺优化发展的前提下，键合铜丝技术由DIP等低端产品推广至QFN、小间距焊盘等高端产品领域，这也提升了半导体封装企业对铜丝性能和键合工艺的要求。本文对键合铜丝的性能优势与主要应用问题进行了论述，结合应用现状从使用微量元素、涂抹绝缘材料、优化超声工艺、改进火花放电工艺等几个方面提出了改善主流键合铜丝半导体封装技术应用效果的具体措施，以为相关生产单位提供参考指引。 0 引言半导体封装技术的主要工序为晶圆划片切割、芯片贴装、引线键合以及后面的塑封、成型、测试等。其中，引线键合主要利用金、铝、铜、锡等金属导线建立引线与半导体内部芯片之间的联系，引线键合能够将金属布焊区或微电子封装 I/O 引线等与半导体芯片焊区连接，是半导体封装工艺的重要工序环节，其施工质量对于半导体功能应用的发挥具有较大影响。相对于金丝而言，键合铜丝具有更低的生产成本和良好的导电性能，使其在半导体封装以及集成电路、LED 等众多领域得到推广应用。 1 键合铜丝的应用优势分析在材料成本方面，金丝是铜丝材料价值的 60~70 倍，随着微电子行业的发展，半导体封装时的封装密度持续提升且键合线直径持续降低，100 个引出端、3mm 键合金丝长度的高级封装通常需耗费约 0.8 美元的封装成本，线焊成为影响成本的重要因素，相关对比结果详见表 1。在 MRP、OP2、EFP 等众多工艺的作用下，铜丝坚实展现出更低成本的同时也凸显出更加稳定、牢固的性能，这为键合铜丝的推广应用奠定了基础。在电学性能方面，铜丝的电导率约为金丝的 1.33 倍，能够在高密度半导体封装器件中以更低的直径尺寸承载更多电流，满足半导体期间的运行需求。在热学性能方面，铜丝具有比金、铝等材料更高的热传导系数，而且在热膨胀性能方面铜的热膨胀系数更低，在高密度半导体器件中能够具有更良好的散热性能和热稳定性能。在机械性能方面，铜的硬度更高，键合铜丝无论是伸长率还是破断力都优于金丝，不仅对机械应力的抵抗力更强，在规避塌陷问题、提升成弧性和一致性方面更具优势，能够有效提升所封装半导体的性能可靠性。 2 键合铜丝应用期间的主要问题分析 ■ 2.1 铜线氧化问题相对而言，铜丝比金丝更容易氧化，在铜丝表面氧化反应的影响下，铜丝键合期间形成的自由空气小球将产生形状与尺寸的改变，导致操作人员难以有效控制键合力，导致焊盘形变量超出标准范围，影响半导体封装成品率。 ■ 2.2 铜丝硬度大，超声能量或键合力难以控制为解决铜丝硬度大带来的键合难度，半导体封装企业通常选择应用超声工艺或键合压力工艺提升键合效果，这也导致焊接期间需要耗费更多的时间完成键合工作。在键合期间，如果操作人员对超声能力或压力控制不到位，将导致硅衬底在焊盘下方出现弹坑等破损情况，随着作用力的增加，铜丝的第二焊点存在更低的可靠性，良品率相对较低。在键合压力或超声能量的作用下，铜线键合期间更容易出现铝从焊盘挤出的情况，这与键合时间过长有关，为利用更高的键合强度实现对高强度铜丝的键合处理，焊盘将长时间承受超声功率或键合压力影响，最终引发该情况，详见图 1。此外，在热超声焊接过程中，如果操作人员对作用力和能量控制不到位不仅会影响焊接效果，还会导致基板下方氧化层受损，引发电解质泄漏失效等问题。 3 键合铜丝半导体封装优化措施分析 ■ 3.1 添加微量元素改善铜丝性能如前文所述，铜丝的氧化性对于半导体封装成品率具有较大影响，为改善键合铜丝性能，相关生产单位可以利用碱土元素作为脱氧剂，常用的元素主要包括 Sr、Ca、Mg 以及 Be。其中，Mg 能够作为一种强脱氧剂改善铜丝的氧化性能，有效减少铜丝中氧化铁或氧化亚铜的含量，铜镁融合应用生产的键合铜合金能够在焊接高温的影响下维持优异的抗氧化性，有效规避铜球不良问题；Ca 元素的应用能有效改善铜丝材料的抗氧化性、高温塑性、封装性能以及力学性能，Sr 元素的应用则可以通过增强表面致密性与晶界完整性的方式使抗氧原子深入铜丝内部，强化键合铜丝的抗氧化能力，避免在铜丝熔球期间出现不稳定情况。过渡元素的应用也能够有效改善键合铜丝的性能，如提升抗氧化、抗腐蚀性能的 Ru 元素，改善焊接效果和抗氧化性能的 Nb 元素，提升铜丝高温塑性、规避杂质危害、细化晶粒、改善铜丝结晶温度的 Zr 元素，降低铜丝硬度并细化晶粒以改善铜丝键合性能的 Ti 元素，相关生产单位需要结合实际需求选择微量元素添加比例，有效改善键合铜丝性能，增强半导体封装质量。 ■ 3.2 使用绝缘涂层改善封装效果虽然金、银、铂等贵金属材料以及镍、钴、钛等抗腐蚀材料作为涂层能够有效改善键合铜丝的抗氧化、抗腐蚀等性能，考虑到键合铜丝本身直径相对较低，应用金属涂层的成本相对难以接受，因此生产单位可以选择应用种类繁多且价格低廉的绝缘材料作为键合铜丝的涂层改善其键合效果。在相关研究成果中，某专利通过 5~60nm 的有机涂层涂抹于键合铜丝表面，最终形成能够在长期运输存储中维持较强的抗氧化能力，同时也可以在 200℃以上的高温中维持涂层的稳定性；某专利通过聚合物绝缘涂层防止键合铜丝氧化问题，在焊接高温的影响下涂层材料还能够自动分解，避免对铜丝与其他部件的导通行产生影响，有效提升了半导体封装质量。在绝缘涂层应用期间，生产单位需要充分考虑绝缘涂层的耐高温性能，相关研究指出，绝缘涂层虽然在键合期间不易出现分解反应，但容易在铜丝熔球期间出现碳化情况，导致键合铜丝的输送与键合受到影响，而且绝缘涂层还存在结合性差、易剥离等问题，需相关生产单位进行优化改进。 ■ 3.3 超声的工艺优化超声设备是确保铜丝键合工艺顺利开展的关键设备，主要包括聚能器、换能器以及发生器几个部分。其中，换能器是超声设备的核心部件，起到将电能转化为机械能的作用，能够从振幅和轨迹两方面实现对键合工具的调整；聚能器与键合工具则起到放大和传递超声能量的作用，对于系统谐振频率具有直接影响。铜丝键合常用的超声设备通常为双向垂直超声系统，通过将压电陶瓷装设于双向垂直杆部位，控制系统产生两种不同的振动频率并形成两种轨迹，研究发现，方形与圆形的轨迹相对线形轨迹能够展现出更高的焊接强度、焊接变形量和焊接升温效果。铜丝键合期间的球焊需要同时利用超声、压力以及热能三种能量，弹坑失效模式通常与超声波震动存在关联。相关研究发现，超声键合的效果主要与超声软化以及摩擦有关，对超声工艺的优化也可以从这两点入手。其中，超声软化的具体现象为超声能量作用于铜丝等金属材料并将其硬度与强度降低，Langenecker 研究发现，铜丝晶体中存在的位错优先选择将声能吸收，从钉扎位置开动位错，最终起到强化铜丝塑性，促使铜丝在更低压力的作用下产生变形情况，这种情况下的存在对于改善键合铜丝性能具有积极意义，能够进一步缩短其与金丝材料的差距。在针对键合铜丝的研究中发现，铜丝的热超声键合条件之一是强化基板接触面与铜球之间的摩擦力，由此可以确认摩擦的铜丝键合的关键点之一。铜丝键合期间在基板上的遗留痕迹形状主要为环状，这与弹性接触理论相贴合，证明在压力相同的情况下，超声功率的提升能够缩减圆环内径，使得原有的细微摩擦状态转化为相对滑动状态。为此，在键合工艺优化时，生产单位需要积极探寻超声能量与压力两者的契合点，实现对铜丝键合期间摩擦力的有效改善，持续增强铜丝键合质量，提升半导体封装良品率。 ■ 3.4 火花放电的工艺优化火花放电工艺对于铜球引线键合期间引线球的形成具有重要作用，第二点楔键合完成后，在电弧放电的作用下能够熔化尾线，并在温度梯度、表面张力以及自重的影响下形成铜球。铜丝尾线的长度与第二键合的质量存在关联，下一个第一点键合的质量将受到上一个第二点键合质量的直接影响，第一键合点的尺寸也与引线、熔球两者的直径比存在较大关联，在始终应用铜丝作为键合引线的情况下，熔球直径与火花放电的距离、时间、电流大小存在直接关联，而且时间和电流大小的影响更大，通常需要以 ms 级精度控制放电时间，以 10mA 级精度控制放电电流大小，以此来规避熔球直径存在的误差问题。当铜丝在键合焊接期间形成铜球时，火花放电的温度较高，铜球急速膨胀并达到真空气氛状态，在与大气快速混合的同时也导致铜球的氧化变形概率更高。相对而言，铜球氧化后将展现出更加坚硬的质地，导致焊接的难度进一步增加，容易因此出现较大的焊接误差。针对这一问题，操作人员可以利用 5% 氢气与 95% 氮气的混合气体进行防氧化保护，通过在 EPO 烧球点与芯片加热区喷放保护气体，起到防护作用，具体应用情况详见图 2。通过测试发现，氮氢混合气体的防护使得键合期间形成的铜球相对无防护环境下的铜球具有更均匀的形状和光滑的表面，构建的线弧也更加流畅、光滑，结果表明了保护气体对火花放电工艺的改善效果。保护气体流量的大小对于铜球形状具有较大影响，铜线键合期间的气体流量通常控制在每分钟 0.7~1L 左右。不同流量下的铜球形状存在差异，大流量会导致偏头问题出现，小流量将导致尖头问题，而中流量的形状更加优异，在实际操作时，生产单位需要通过现场测试决定保护气体的流量大小，具体可以参看铜球氧化颜色的变化情况以及焊接铜球的形状等对流量进行调整。研究发现，火花放电电极与铜丝端部的间距对于电流大小和铜球成形效果具有较大影响，随着间距的缩小，铜球将趋于稳定的圆球形，但硬度也会产生一定幅度的提升，不同键合铜丝的火花放电电流详见表 2。 4 结语综上所述，铜丝相对金丝、铝丝等材料在成本、导电性、热学性能以及机械性能等各方面更具优势，更能够适应微电子工业的发展趋势，符合半导体产品的封装需求。在键合铜丝应用过程中，相关单位需要充分考虑铜丝易氧化以及硬度大等问题对键合质量的影响，积极采取涂抹绝缘涂层、添加微量碱土、过渡元素等方式改善铜丝的抗氧化相关性能，同时也需要积极优化超声、打火、保护气流量等相关工艺，不断提升半导体封装质量。

2024-11-27 112浏览
倒装芯片连接的焊接方法指南

2.1 Introduction 2.1引言在本章中，将倒装芯片定义为[1-4]，该芯片连接到基板的焊盘或具有各种互连材料（例如，Sn-Pb，Cu，Au，Ag，Ni，In和各向同性的另一个芯片）的芯片或各向异性导电粘合剂）和方法（例如，回流焊和热压键合（TCB）），只要芯片表面（有效区域或I / O侧）面向基板或另一个芯片，如图2.1所示。 flip芯片技术是IBM在1960年代初引入其固态逻辑技术的，该技术成为IBM System / 360计算机产品线的逻辑基础[5]。图2.2a显示了带有三个终端晶体管的第一个IBM Fip芯片，它们是嵌入在晶体管的三个I / O焊盘上的Sn-Pb焊料凸块中的Ni/ Au镀Cu球。Cr-Cu-Au附着/种子层沉积在Si芯片上的Al-Si接触垫和焊料凸点之间。图2.2b显示了在陶瓷基板上的第一个IBM倒装芯片组件（三个芯片）。随着I / O的增加，铜球被焊料凸块代替。所谓的C4（受控塌陷芯片连接）技术[6]利用沉积在芯片上可湿性金属端子上的高铅焊料凸点和基板上可湿性焊料端子的匹配占地面积。焊有凸点的倒装芯片与基板对齐，并且通过回流焊锡同时制造所有焊点。今天，倒装芯片技术的应用已扩展到[7-12]芯片对芯片，面对面和面对面。图2.3显示了Amkor的DoublePOSSUM软件包[12]。可以看出，封装实际上是由两个层次的嵌套模具定义的。这三个子模具是倒装芯片，固定在较大的母模上，然后再固定在最大的祖母模上。然后将祖母芯片倒装芯片到封装基板上。子管芯和子管芯之间的凸点是微型凸块（带焊料盖的铜柱）。在母模和祖母模之间以及祖母模和封装基板之间使用C4凸块。倒装芯片技术已广泛用于大型机，服务器，个人计算机，笔记本电脑，智能手机，平板电脑，游戏等的处理器，网络，电信等的专用集成电路（ASIC）和存储器大部分的倒装芯片组件都大量销售。近年来，由于对更高功能芯片的需求以及缩小芯片面积的要求，处理器，ASIC和存储器的引脚输出数量增加，而其间距（或引脚焊盘之间的间距）却减小了。同样，由于用于移动产品（例如，智能手机和平板电脑）和便携式产品（例如，笔记本电脑）的外形尺寸较小的趋势，芯片和封装基板的厚度必须尽可能地薄。更高的引脚数，更紧密的间距，更薄的芯片以及更薄的封装基板，导致对倒装芯片组件采用TCB方法的必要性。在这项研究中，除了大批量生产外，还提到了各种TCB技术。高密度和低成本封装基板的最新进展促进了更多的倒装芯片应用。在这项研究中，将讨论有机堆积基板，具有薄膜层的有机堆积基板，无芯基板，引线凸块（BOL）和嵌入式痕量基板（ETS）。为了提高芯片芯片组件的焊接可靠性，必须进行填充，特别是对于有机封装基板。在本研究中，将讨论预组装填充物，例如无流动填充物（NUF），非导电胶（NCP）和非导电膜（NCF）。同样，组装后的填充capillary underﬁll (CUF) and molded underﬁll (MUF). 倒装芯片技术正面临来自扇出晶圆级封装（FOWLP）[13,14]的激烈竞争，这将在第4、5、6、7、8、9、10和11章中讨论。扇入式晶圆级封装（WLCSP）[15-17]将在第3章中讨论。 2.2 Wafer Bumping 有许多方法可以执行晶圆凸点（[2]中至少显示12个），最常见的方法是通过电化学沉积（ECD）或电镀[18]。模版印刷方法[19–25]也用于晶圆凸点，但此处不再赘述。 2.2.1 C4 Bumps 通常，焊盘尺寸等于100 um，目标凸点高度等于100 um。重新定义钝化开口后（通常不需要），首先在晶片的整个表面上溅射Ti或TiW（0.1-0.2 um），然后溅射0.3-0.8um的Cu。 Ti-Cu和TiW-Cu称为凸块冶金（UBM）。为了获得100 um的凸点高度，然后在Ti–Cu或TiW–Cu上覆盖40 um的抗蚀剂层，并使用焊料凸点掩模来定义（紫外线曝光）凸点图案，如步骤1–所示。图2.4中的4。抗蚀剂中的开口比钝化层中的焊盘开口宽7–10 um。然后在UBM上镀一层5um的Cu，然后电镀焊料。这是通过将静态电流或脉冲电流通过晶片作为阴极的镀浴来完成的。为了电镀足够的焊料以达到目标（100 um），将焊料电镀在抗蚀剂涂层上约15um以形成蘑菇形。然后剥离抗蚀剂，并用过氧化氢或等离子蚀刻去除Ti-Cu或TiW-Cu。然后晶片使用助焊剂过炉，会产生光滑的截断球形C4凸点焊锡。如图2.4右侧的步骤＃5–8所示，由于表面张力的作用[2.4]和2.5。 2.2.2 C2 (Cu Pillar with Solder Cap) Bumps 由于引脚数更高且间距更紧密（焊盘之间的间距更小），因此可能会使相邻的焊料C4凸点短路。导线互连[26]和带有焊帽[27、28]的铜柱可以是一种解决方案。如图2.6的步骤5所示，除了电镀铜代替焊料外，制造工艺与C4凸块基本相同。接下来是电镀焊料盖，然后向焊料中倒入助焊剂（图2.7a显示了带有焊料的铜柱。图2.7b显示了非常高的铜柱，没有焊锡帽。由于与C4凸块相比焊料体积非常小，因此表面张力不足以执行Cu柱与焊料盖凸块的自对准，因此有时将其称为C2（芯片连接）凸块。除了能够处理更细的间距外，C2凸块还提供了比C4凸块更好的热和电性能。这是因为铜（400和0.0172）的热导率（W / m K）和电阻率（µΩm）优于表2.1所示的焊料（55-60和0.12-0.14）。 2.3 Flip Chip Package Substrates 在过去的几年中，通过增加堆焊层的数量，在堆焊层的顶部制造薄膜层的方式，为提高/提高传统的低成本堆焊有机封装基板的能力做出了巨大的努力。上层，缩小金属线的宽度和间距的尺寸，减小焊盘的尺寸和间距，消除铁芯，制作BOL，并层压ETS。对于硅衬底，第一个是TSV中介层，而未来的趋势是无TSV中介层，这将在第10章中讨论。陶瓷基板[29–34]将不在本书中讨论。 2.3.1 Surface Laminar Circuit (SLC)Technology 大约25年前，日本Yasu的IBM在日本发明了SLC技术，图2.8[35-38]，该技术构成了当今非常流行的低成本有机封装基板的基础，其堆积层通过微孔垂直连接[39- 59]支持ip芯片。SLC技术有两个部分：一个是核心基板，另一个是用于信号布线的SLC。芯基板由普通的玻璃环氧板制成。但是，SLC层依次由光敏环氧树脂制成的介电层和镀铜的导体平面构成（半添加技术）。通常，具有十二层[例如，两个芯层和十个堆积层（5-2-5）]以及10μm的线宽和间隔的封装衬底足以支撑大多数芯片。 2.3.2 Integrated Thin-FilmHigh-Density Organic Package (i-THOP) 2013年，Shinko建议在封装基板的堆积层之上制造薄膜层。图2.9显示了Shinko用于高性能应用的i-THOP基板[60，61]。这是4 +（2-2-3）测试车，这意味着有两层金属芯，底部（PCB）侧有三层堆积金属层，顶部有两层堆积金属层（芯片）侧），第一个数字“4”表示在顶部堆积层的表面上有四个薄膜铜布线（RDL）。薄膜Cu RDL的厚度，线宽和间距可小至2 µm。薄膜Cu RDL通过10µm的孔垂直连接，如图2.9所示。表面铜垫间距为40um，铜垫直径为25 µm，高度为10–12 µm。 i-THOP基板通过了翘曲和可靠性测试，没有观察到通孔分层[60]。2014年，Shinko展示了[61]个超细间距芯片可以成功地组装在i-THOP基板上。图2.10示意性地显示了两层薄膜的横向连通情况，这是通过两层薄膜层的2µm线宽/间距RDL来实现的，这两层薄膜层构建在1-2-2积层有机基板的顶部，即2+（1-2-2）。图2.11显示了测试芯片的40 µm节距的微型凸块（Cu柱+ Ni + SnAg）和40µm节距的倒装芯片键合焊盘（直径25 µm）。具有优化条件的倒装芯片组件横截面的典型图像如图2.11所示。可以看出，在组装的所有区域都确认了良好的焊点[61]。 2.3.3 Coreless Substrate 无芯基板是富士通[62]在2006年首次提出的。图2.12显示了具有堆积层的传统有机封装基板和无芯有机封装基板的比较。可以看出，最大的区别是无芯封装基板中没有芯，无芯封装基板的所有层都是堆积层[62-84]。无芯封装基板的优点是[62-84]：（a）由于消除了芯，无芯基板的成本较低；（b）通过消除芯，可以实现更高的布线能力；（c）由于良好的高速传输特性而具有更好的电气性能；（d）外形尺寸要小得多。另一方面，缺点是[62-84]：（a）由于消除了磁芯，无芯基板的翘曲较大；（b）容易出现层压板崩裂；（c）由于基板刚性较低，导致焊点良率差；（d）必须建立新的制造基础设施。 2010年，索尼为其PlayStation3的单元处理器制造了第一个无核封装基板[74]。尽管无芯基板具有许多优点，但由于翘曲控制问题，它们并不受欢迎。影响翘曲的关键因素之一是基板材料的热膨胀不匹配系数。因此，对此因素的适当控制将有助于减少无芯基板的翘曲问题。影响翘曲的另一个因素是封装组件。因此，适当的封装组件翘曲校正控制（在真空和压力下）将有助于改善无芯基板的翘曲问题。 2.3.4 Bump-on-Lead (BOL) BOL由STATSChipPAC[85-89]首次提出，并由高通[90]和其他公司[90-93]使用。图2.13a中显示了传统的捕获式焊盘（BOC）或简单的焊盘上（BOP）倒装芯片有机基板布局。可以看出，倒装芯片焊盘在阻焊层（SR）定义的配置中的面积为210-μm的面阵间距上，在凸点焊盘之间有一个信号逸出，导致有效的逸出间距为105μm。BOL方法如图2.13b所示。在这里，基板上的焊盘只是走线（引线）本身，或者走线的略宽版本，这会释放足够的布线空间，以允许在凸块之间布线额外的走线，从而导致有效的逃逸间距为 7 µm，无需更改基板的设计规则（迹线宽度和间距）。改进的BOL结构如图2.13c所示。可以被看见凸点焊盘没有任何阻焊层，即开孔SR [90]。参考文献中使用的测试车，BOL上的Cu柱。 [90]在图2.13d和e中示出。可以看出，凸点间距在180 µm到凸点间距20 µm之间的两条走线可以轻松布线。图2.14的上部显示了垂直于BOL和纵向BOL的典型横截面。图2.14中部显示了一个3D幻灯片有限元模型，其中显示了BOL，BOC（或BOP）和焊点。BOL焊点的蠕变应变轮廓显示在图2.14的下部[93]，它太小而在大多数情况下都不会引起焊点可靠性问题。 2.3.5 Embedded Trace Substrate (ETS) ETS是具有细线宽/间距的无芯基板之一，将顶部金属走线图案嵌入到半固化片层中[94-98]。ETS的处理流程如图2.15a所示。它从带有可移动铜箔的载板开始。其次是使用典型的电解铜电镀方法形成第一层铜图案。然后，将预浸料层压在铜图案上。随后进行激光通孔钻孔，化学镀铜，干膜层压，曝光和显影，第二层铜图案电镀，剥离和微蚀刻。一旦所有的铜图案层均已完成，将移除载板。由于铜箔连接到第一个铜图案，因此在SR涂层之前必须进行微蚀刻。 SR开封过程之后，可通过金属表面处理（例如有机可焊性防腐剂（OSPs））完成。图2.15b显示了SPIL[97]在ETS组件上的Cu柱倒装芯片的横截面。目前使用的ETS的大多数线宽/间距为15/15 µm。但是，Simmtech正在生产13/13 µm的线宽/间距[98]。 2.4 Flip Chip Assembly 基本上，有两组倒装芯片组件：一组在焊盘/走线之间有一个中间层，另一组则没有，即一无所有。带有中间层的倒装芯片组件，例如用于大批量生产的焊料和由TCB制成的带有焊料盖的Cu柱，被称为间接键合，这是本章的重点。因此，在芯片/晶圆上的键合焊盘/迹线之间没有任何东西的Cu-Cu扩散键合称为直接键合。 2.4.1 Cu-to-Cu TCB Direct Bonding 铜到铜的扩散结合可以减小到超细间距和焊盘尺寸（焊盘之间的间距为5 µm或更小）。为了减少形成会严重影响键合质量和可靠性的天然氧化物的趋势，Cu-to-Cu是一种TCB，通常在高温高压下和较长的处理时间下运行[99-101]，这不利于吞吐量和设备可靠性。另一方面，在室温下[102-108]的铜对铜键合可实现最高的吞吐量和最少的器件可靠性问题，并且成本非常低。然而，室温粘合的缺点是对（a）焊盘/走线/晶圆平面化，（b）表面处理以确保光滑的亲水性表面以实现高质量粘合的严格要求，以及（c）洁净室等级（非常高）。需要）。Cu-to-Cu TCB主要用于晶圆对晶圆（W2W）组装工艺，尚不在大规模生产中，因此，在本章结尾进行了讨论。 2.4.2 C4 Solder Mass Reﬂow 焊料回流已用于倒装芯片组装近50年了。大多数的焊料C4凸块都大量回流在硅，陶瓷或有机基板上。组装过程非常简单，图2.16a：（i）使用lookup和lookupcamera来识别芯片上凸块和基板上焊盘的位置；（ii）在C4凸块或衬底上，或在两者上都使用助焊剂；（iii）拾取C4凸块并将其放置在基板上，然后随温度H回流。由于回流期间C4焊料凸块的表面张力，该过程非常坚固（自对准）。图2.17显示了iPhone6 Plus（2015年9月）的横截面。可以看出，A9应用处理器以PoP格式安装，并且将焊有凸点的倒装芯片大量倒装在2-2-2有机封装基板上。通常，C4凸块芯片的焊料质量流中的凸块之间的间距可以小到50 um。 2.4.3 C2 Solder Mass Reﬂow 过去的几年中，已尝试在硅，陶瓷或有机封装基板上回流C2（带有焊帽的铜柱）焊接芯片的焊料质量，以用于高引脚数和细间距的倒装芯片组件。图2.16a的组装过程与C4凸块的组装过程完全相同，但是自对准特性相差无几，因此很少使用。通常，C2凸焊芯片的焊料质量流中的支柱之间的间距可以小至25 um。 2.4.4 C2 TCB 在过去的几年中，在硅，陶瓷或有机封装基板上具有中间层（例如C2（带有焊帽的铜柱）的凸点）的TCB芯片已引起人们对高密度和超细间距倒装芯片组件的关注。基本上，有两种方法，一种是低粘结力，另一种是高粘结力。 2.4.4.1 C2 TCB with Low Bonding Force 对于一个低键合力的芯片，组装过程很简单，如图2.16b所示：（i）首先，使用查找和查找摄像头定位芯片上C2凸块及其在基板上相应焊盘的位置；（ii）将助焊剂涂在焊锡盖上或基板上或两者上；（iii）将芯片拾取并放置在基板上，然后施加温度（H）以熔化焊料，并施加较小的力（f）以将芯片保持在距基板一定距离的位置。上面的过程一次只完成一个芯片，因此与C2焊料大量回流工艺相比，生产率较低。图2.18显示了具有TCB的倒装芯片组件的典型横截面，其在C2凸块上的作用力较小[109]。通常，TCB通过低键合力在C2芯片上的支柱之间的间距可以小至8 um。 2.4.4.2 C2 TCB with High Bonding Force 对于在C2芯片上具有高键合力的TCB，组装过程必须与NCP或NCF底漆结合使用，这将在后面讨论 2.5 Underﬁll/Reliability 填充[110-124]的应用可以提高倒装芯片焊点的可靠性，尤其是在有机基材上。大多数底料由低膨胀度的填料（例如熔融石英（SiO2））和液体预聚物（例如热固性树脂（粘合剂））组成，它们可以固化为固体复合材料。 1987年，Hitachi表明，随着填充时间的延长，陶瓷基板上的倒装芯片焊点的热疲劳寿命增加了[125]。1992年，Yasu的IBM提出将低成本有机基板代替高成本陶瓷基板用于倒装芯片组装[35-38]。他们表明，填充不足后，硅芯片（2.5 10-6 /°C）和有机基板（15-18 10-6 /°C）之间的大热膨胀失配得到了大大降低，并且焊点可靠适用于大多数应用。这为当今非常流行的低成本有机基板封装上的焊料凸点ip芯片打开了大门，这些封装用于例如个人计算机，笔记本电脑，智能手机，平板电脑等的处理器中。基本上，有两种不同的应用程序下填充，即预组装下填充和后组装下填充。 2.6 Post-assembly Underﬁll 对于组装后填充，填充是在倒装芯片组装之后进行的，即倒装芯片已经在基板上并且焊点已经大量回流（使用C2或C4凸点）或使用C2的低力TCB 颠簸。 2.6.1 Capillary Underﬁll (CUF) 对于组装后填充，基本上有两种方法，即CUF [126-129]和MUF [130-134]。 CUF是进入批量生产的第一种方法[126–129]。对于CUF，通过无针辅助的针头或喷射器在基板组件上的倒装芯片的一侧（或两侧）上分配底部填充物。由于毛细作用，这会完全填满芯片，焊点和基板之间的空间。然后通过固化底漆将芯片和基板牢固粘合。 CUF一次执行一个芯片组装，因此吞吐量成为一个问题。 2.6.2 Molded Underﬁll (MUF) 模压填充是由CooksonElectronics [130]在2000年提出的，后来由例如Dexter [131]，Intel [128]，Amkor [132]，STATS ChipPAC [133]和LETI /STMicroelectronics [134]提出。对于MUF，将经过修改的EMC转移模制到芯片上，并填充芯片，焊点和倒装芯片组件的基板之间的间隙。芯片的密封剂和底部填充剂是同时形成的，这将提高吞吐量。但是，MUF的挑战在于：（a）芯片和基板之间的MUF流动通常在真空辅助下； b）EMC的二氧化硅填料的尺寸必须很小，以确保流动性；（c）MUF的EMC成本远高于封装成型的成本；（d）由于EMC，芯片和基板之间的热膨胀不匹配，封装翘曲成为一个问题；（e）成型温度受焊点熔点的限制；（f）焊点的支座高度和间距不能太小。 2.6.3 Printed Underﬁll 为了增加CUF的通吐量并避免MUF的弊端，朗讯技术公司[135]提出了一种后装填底模的方法，该方法使用模版在封装基板组件上印刷倒装芯片的底模材料，例如如图2.19所示。可以看出，（1）模板设计具有一个开口，该开口至少是芯片的尺寸[135]；（2）模板厚度不超过倒装芯片组件[135]的高度（图2.19）；3）基板必须有一个孔[135]，以使填充物能够流出。 [135]的缺点是：（1）由于模板的开口很大以及从基板孔流出的填充物浪费了很多填充物；（2）由于模板的开口很大（露出芯片的整个背面），并且模板的厚度不高于芯片的背面（因此所有刮板压力），因此很有可能损坏芯片。在打印过程中应用于芯片的背面）（3）基片上的孔是不切实际的，因为它不仅影响布线，而且增加了基片的成本和尺寸。在目前的研究中[136]，将设计一种新的模板，以在有机面板和硅晶圆组件上印刷倒装芯片的底版。将检查粘度，热增强和底纹的多次印刷的影响。固化后的组件将通过C-SAM，X射线，剪切试验，横截面和SEM方法进行表征。 2.6.3.1 A New Stencil Design 2.6.3.2 Test Chip 为了证明新模板设计用于后期组装底版的可行性，我们制造了测试车。有机面板和硅晶圆组件的测试芯片相同，如图2.23所示。可以看出，芯片尺寸为5 mm 5 mm 150 µm，并且有31 31（961）个铜柱+ SnAg焊料帽凸点，间距为160 µm。Cu柱的直径为40 µm，高度为25 µm，而SnAg焊帽为17 µm，如图2.23所示。 2.6.3.3 Test Substrates 在本研究中，fipchi组件的测试基板分别是有机硅片Siwafer，并分别在图5和6中显示。2.24和2.25。可以看出，对于有机面板基板（图2.24），尺寸为240毫米63毫米0.32毫米。共有36个单元，每个单元的尺寸为15.4毫米15.4毫米0.32毫米。每个芯片上都有焊盘和走线。 OSP的直径Cupadis80 µm and isona320µmpitch。走线（引线）宽度为25 µm，并且会凸出引线（BOL）。图2.25显示了200 mm的硅晶圆衬底。切屑部位的尺寸为5 mm 5 mm 760 µm。有961个Cu焊盘，每个芯片位置的间距为160 µm。焊盘直径为60 µm。由于晶圆上芯片位置之间的街道（切缝）宽度太窄（<160 µm），不足以放置底料，因此将使用其他所有芯片位置。 2.6.3.4 Flip Chip Assemblies 将倒装芯片（图2.23）浸入助焊剂中，放置在有机面板或硅晶圆的基板上，然后大量回流。通过在60°C喷射水来清洗助焊剂残留物。有机面板基板上的倒装芯片组件的X射线图像如图2.26a所示。可以看到，有两种焊点：一种是BOP（焊盘上的凸点），另一种是BOL（引线上的凸点）。BOP的节距为320 µm，BOL的节距为160 µm。Si晶片基板上的倒装芯片组件的X射线图像如图2.26b所示。可以看出，芯片上直径为40μm的Cu柱焊接在基板上直径为60μm的Cu焊盘上。它们的间距为160µm。 2.6.3.5 Stencil Designs 用于测试车辆的模板设计如图2.21所示，用于有机面板基板上的倒装芯片，图2.22所示用于硅晶片基板上的倒装芯片。对于这两种情况，模板厚度为100 µm，开口为5.5 mm〜0.8 mm。模板下方的干膜厚度为250 µm。对于有机面板基材，模板下方的干膜开口为11 mm 12 mm（图2.21）。对于硅晶圆衬底，模版下方的干膜开口为8毫米32.4毫米，如图2.22所示。干膜（光刻胶）通过加热辊（* 125°C）层压在模板上。干膜的打开是通过UV（紫外线）曝光机和化学溶液进行的。 2.6.3.6 Test Matrix 简述了测试基质，组件的烘烤，印刷过程，填充毛细作用和固化。本研究考虑了三种不同的填充材料。它们的粘度为材料＃1 = 34 Pa.s（RT），材料＃2 = 68 Pa.s（RT）和材料＃3 = 15000 Pa.s（RT），如图2.27所示。对于底部填充材料3，由于粘度如此之高，以至于模板的刮刀几乎不移动（即使在60°C的温度下进行了热增强），在其余的研究中也将不考虑使用。测试矩阵如表2.2所示。可以看出，（1）有两种不同的基板（有机面板和硅晶片）；（2）对于每种基材，有两种不同的填充材料（＃1和＃2）；（3）对于每个底注，都有两个不同的印刷编号（1次和10次）；（4）每次都有两个不同的温度环境（RT和45°C）。 2.6.3.7 Baking Substrates 填充过程从烘烤有机和硅衬底倒装芯片组件开始。烘烤条件是在120°C下60分钟（在热板上）。此步骤对于无空隙底涂至关重要。否则，组件中夹带的水分将在底垫上形成空隙，如图C-SAM图像所示，图2.28。 2.6.3.8 Printing Process 烘烤后，将倒装芯片组件装入模板印刷机（DEK）中。下划线放置在模板上。印刷速度在150至290 mm / s之间，印刷力为8 kg，卡扣高度为零。如图1和2所示，印刷图案非常均匀。有机基板为2.29L，硅基板为图2.29R。 2.6.3.9 Capillary Action and Curing 印刷后的填充倒装芯片组件放在120°C的热板上。填充物将流到芯片下方，并通过毛细作用填充芯片，焊点和基板之间的空间。填充物从芯片的其他边缘露出后，请固化填充物。 2.6.3.10 Effects of Underﬁll Viscosity, Thermal Enhancement, and Multiple Prints 实验样品通过C型SAM，X射线，截面，剪切试验和SEM方法进行表征。实验结果示于表2.3。可以看出，对多个印刷品没有显着影响。对于填充＃1和＃2（带有和不带有热增强）的填充，只有三个具有空隙的芯片，而其他所有芯片都是无空隙的。图2.30显示了具有空隙的倒装芯片组件，这是由于清洗过程中残留的助焊剂造成的。典型的C模式SAM图像如图2.31所示。图2.31（顶部）显示了填充材料为1的硅基板组件上的倒装芯片，而图2.31（底部）在材料2的有机基材上显示出倒装芯片。这些组件中没有任何空隙。热增强对模板印刷填充的影响如图2.32所示。可以看出，对于＃1和＃2底版材料，（1）在45°C的模板印刷底漆后几乎没有底漆残留；（2）在RT的模板印刷底漆后有很多底漆残留（无热增强）。 2.6.3.11 Cross Sections 图2.33显示了有机面板组件上倒装芯片的模版印刷底版的典型横截面。可以看出，（1）清楚地显示了芯片边缘上的底部填充；（2）芯片，焊点和基板之间的底漆没有空隙且已正确处理；（3）有机基板的铜焊盘（BOP）和铅（BOL）上的焊点看起来非常好。图2.34显示了硅晶片组件上倒装芯片的模版印刷底版的典型横截面。可以看出，（1）清楚地显示了芯片边缘上的底部填充；（2）芯片，焊点和基板之间的底漆没有空隙且已正确处理；（3）在硅基板的直径为60μm的铜焊盘上，芯片的直径为40μm的铜柱的焊点看起来不错。 2.6.3.12 Underﬁll Filler Density 图2.35显示了具有无空隙底绒的倒装芯片组件。据观察，即使没有空隙，也没有空隙。但是，有较暗的斑点。例如，在图2.35的顶部所示的横截面中，焊点7和8之间比焊点8和9之间稍暗。 SEM图像显示，焊点7和8之间的二氧化硅填充物比焊点8和9之间的二氧化硅填充物致密。 2.6.3.13 Shearing Test 模版印刷的填充倒装芯片组件经过剪切测试。剪切刀片的尖端放置在距基材表面30微米处（靠近倒装芯片的底部）。测试仪的最大剪切力设置为60 kg。表2.3和图2.36显示了一些测试结果。可以看出，许多样品通过了60公斤的测试，没有失败。对于失败的样本，失败模式是切屑破裂（开裂），并且没有填充不足的失败。如图2.36所示，对于Si基板组件上的某些倒装芯片，不仅芯片断裂，而且Si基板也开裂。这显示了底部填充的韧性（图2.36；表2.3）。 2.7 Preassembly Underﬁll 对于预装底部填充，底部填充的应用是在基板或晶圆上，并且在倒装芯片组装之前。 G4 [137]首次提出了带有底漆的C4凸块的回流焊，被称为NUF。如图2.16c所示，Amkor[138]首先研究了在基板上填充非导电性胶（TC-NCP）的C2凸点的高结合力TCB [138]，已将其用于为三星的Galaxy智能手机组装高通公司的SNAPDRAGON应用处理器。在图2.37中 NUF和NCP底料可以旋转，用针头分配或真空辅助。通过从玻璃上芯片技术中学习，研究了C2凸点在晶圆上具有非导电膜（NCF）填充的高结合力TCB。例如，三洋[139]，日立[140、141]，东北[142、143]，陶氏[144]，海力士[145]，KAIST/三星[146、147]，Amkor / Qualcomm [148]和东丽[ 149–151]用于2.5D / 3DIC集成[7–10]。图2.38显示了NCF在带有焊料帽凸点晶片的Cu柱上的层压。三星已经在其基于TSV的双数据速率4型动态随机存取存储器（DRAM）上生产了用于C2芯片和NCF的高键合力TCB（从叠层晶圆切割后）以进行3D IC集成，图2.38，并由Hynix在AMD图形处理器单元（GPU）代码名为Fiji的高带宽内存（HBM）上进行。这个3D立方体由高强度TCB的C2芯片和NCF一次堆叠在一起，每个芯片需要* 10 s的时间填充胶膜，焊料熔化，胶膜固化和焊料巩固。吞吐量是个问题！为了解决这个问题，Toray [150，151]提出了一种集体粘合方法，如图2.39所示。可以看出，带有NCF的C2芯片是在温度= 80°C的阶段上预粘结的（粘结力= 30 N，温度= 150°C，时间<1 s）。对于后期粘合（第一步（3 s）：粘合力= 50 N，温度=220–260°C，第二步（7 s）：粘合力= 70 N，温度= 280°C），初期温度= 80°C。，而不是使用传统方法将40个sinstack堆叠到四个芯片上，而采用集体方法仅需不到14 s。所提出的集体结合方法的横截面的一些图像如图2.39所示。通过优化条件可以实现合理的良好连接。通常，具有高键合力的NCP或NCF（通过TCB）在C2芯片上的支柱之间的间距可以小到10 µm。 2.8 Cu–Cu Direct Hybrid Bonding 索尼是第一个在大批量生产（HVM）中使用Cu-Cu直接混合键合（可同时键合晶片两侧的金属焊盘和介电层）的公司。索尼为三星银河S7生产了IMX260背面照明CMOS图像传感器（BI-CIS），该传感器于2016年交付。电气测试结果[152]显示，其坚固的Cu-Cu直接混合键合实现了出色的连接性和可靠性。图像传感器的性能也非常出色。IMX260BI-CIS的横截面如图2.40所示。可以看出，与[153]中的索尼ISX014堆叠式相机传感器不同，TSV消失了，BI-CIS芯片和处理器芯片之间的互连通过Cu-Cu直接键合实现。信号通过引线键合从封装基板传到处理器芯片的边缘。 Cu-Cu直接混合键合的组装过程始于表面清洁，金属氧化物去除以及硅片的SiO2或SiN的活化（通过湿法清洗和等离子活化），以开发高结合强度。然后，使用光学对准将晶片放置在室温下和典型的洁净室气氛中接触。第一次热退火（100–150°C）旨在增强晶片的SiO2和SiN表面之间的结合同时最小化由于Si，Cu和SiO2或SiN之间的热膨胀失配而引起的界面应力。然后，施加较高的温度和压力（300°C，25 kN，10–3Torr，N2 atm）持续30分钟，以在界面处引入Cu扩散，并在整个键合界面处晶粒生长。粘结后退火是在N2大气压下于300°C进行60分钟。这个过程导致同时形成Cu和SiO2或SiN的无缝键（图2.40）。2.9 Flip Chip Technology VersusFOWLP 倒装芯片技术正面临激烈的竞争。它的某些市场份额将被扇出晶圆/面板级封装（FOW / PLP或简称FOWLP）技术所取代[13，14，154]。图2.41显示了PoP横截面的示意图和SEM（扫描电子显微镜）图像，其中包含生产型智能手机的应用处理器（AP）和移动动态随机存取存储器（DRAM）。该PoP是使用InFO（集成扇出）WLP技术制造的[154]。从底部封装可以看出，已经消除了晶片隆起，助焊剂，倒装芯片组装，清洁，底料分配和固化以及堆积的封装基板（图2.17中所示的AP），并已由底部封装代替。EMC和RDL（用于AP，如图2.41所示）。这样可以降低成本，提高性能并降低性能包。这非常重要，因为开发这些软件包的智能手机公司（苹果公司）和组件公司（TSMC）是“羊的领导者”。一旦他们使用它，那么其他许多人就会跟随。而且，这意味着FOWLP不仅适用于封装基带，RF（射频）开关/收发器，PMIC（电源管理集成电路），音频编解码器，MCU（微控制单元），RF雷达，连接性IC等，也可用于封装高性能和大型（> 120 mm2）SoC，例如AP。 2.10 Summary and Recommendations 在这项研究中，已经对晶圆倒装，封装基板，组装以及用于倒装芯片技术的填充进行了研究。一些重要的结果和建议如下：•倒装芯片技术来自很长一段时间：从三焊球的ipip芯片到10,000焊球的ipip芯片，到2020年可能达到50,000焊球的ipip芯片。那时，倒装芯片的间距可以小到30 µm，如图2.42所示[155，156]。 •倒装芯片技术正面临激烈的竞争，其某些市场份额将被FOWLP技术夺走。 •C2凸块具有更好的热性能和电性能，并且可以比C4凸块下降到更细的间距（焊盘之间的间距更小）。但是，应针对相对性能特性（例如电迁移寿命，热疲劳寿命，信号速度，芯片结温等）进行更多的研究和开发工作。•C2凸块的自对准特性（倒装芯片技术最独特的功能之一）远不及C4凸块。因此，质量流通常应用于C4凸块。 •带有C2凸块的芯片通常由TCB用强力组装，而有时用力较小。 •TCB的优点是引脚数更多，引脚间距更细，芯片更薄，密度更高，封装基板更薄以及控制翘曲和芯片倾斜。 TCB的缺点之一是吞吐量（与质量流量相比）。 •具有十个堆积层（5-2-5）且线宽和间隔为10 µm的封装衬底足以支撑大多数lip芯片。 •应针对便携式，移动，可穿戴和物联网应用，对创新的低成本ETS和无芯基板进行更多的研究和开发工作。为了有效地利用BOL技术来增加布线密度，从而降低成本并减小有机封装基板的尺寸，应该做更多的研究和开发工作。 •对于铜对铜直接扩散键合，焊盘之间的间距为5 µm或更小。 •对于带有CUF或MUF的C4凸块芯片的大批量生产，凸块之间的间距低至50 µm。 •对于带有CUF或MUF的C2隆起芯片的大流量，Cu柱之间的间距低至25 µm。 •对于带有CUF或MUF的带有C2凸起芯片的力较小的TCB，Cu柱之间的间距低至8 µm。 •对于带有NCP或NCF填充的带有C2凸块的力较大的TCB，Cu柱之间的间距低至10 µm。 •对于组装后填充方法，通常将CUF或MUF应用于具有大流量的倒装芯片组件和采用低结合力方法的TCB。 •对于预填充底部填充方法，通常在倒装芯片组装之前应用NUF，NCP或NCF。 NUF具有大流量，NCP或NCF具有高强度TCB。通常，将NUF和NCP施加在基板上，然后将NCF层压到C2凸块晶圆上，然后切成单个芯片。 •Toray的集体TBC具有高潜力的方法可能是潜在的高通量工艺，用于堆叠带有层压NCF的C2芯片。 •现在，索尼已经将其带有铜-铜混合键合的BI-CIS应用于HVM中，为了进一步提高3D IC集成的吞吐量，应该对使用铜-铜混合键合的DRAM晶圆堆叠进行更多的研究和开发。

2024-11-27 115浏览
几种常见的塑封集成电路开盖方法

塑封集成电路开盖的质量是塑封集成电路失效分析能够成功的关键，本文将介绍几种常见的塑封集成电路开盖流程与方法，并提供主流的芯片开盖化学配方。开盖流程：去塑料包封层应顺序采用铣削和化学蚀刻方法,进行这些工作前应做好前期工作。 1、前期工作开封前进行的X射线检查所确定的芯片形状、位置和尺寸、键合丝的高度等信息有助于选择将要在塑封表面铣削的沟槽所适用的掩模或垫圈及铣削的沟槽深度,在进进行湿法去包封之前应先烘烤样品,以去除包封中所有的水汽,以防止酸腐蚀金属而产生附加缺陷。注意事项:a、去包封层的质量对后续检查结果有很大影响。应保留开封过程的异常现象和可能的后生现象的详细记录。b、采用湿法技术时不应暴露引线架上的键合丝。这些键合处通常用于镀银并且化学剂很容易使其退化。2、铣削本步骤虽并非必须进行,但对于人工湿法刻蚀和等离子体刻蚀通常有用。采用铣削工序不仅能减少刻蚀时间,而且有助于确保在暴露芯片表面前先暴露出引线架,以防止引线断裂。任何适用的研磨机械都可使用，目前通常使用激光开盖进行预减薄。铣削工作按下述程序进行:a)为了在铣削期间能确保键合丝的完整性,应保留0.2mm的塑料覆盖层;b)利用X射线检查所获得的数据,计算出需要铣削沟槽的深度; c)将器件安装在铣削机的固定夹具上，工作面应与铣削面平行; d)开启铣床,向下移动铣头至计算好的深度。所铣削的沟槽的尺寸应比比芯片更长更宽。注：现在已经很少使用铣削机，已被激光开盖机所替代；但激光开盖机费用比较贵，因此可以通过铣削机做塑封层预减薄。 3、刻蚀 3.1 手工湿法刻蚀 1）手工湿法刻蚀优缺点如下: 优点:如果适用的仪器准备就绪,可较快的获得结果。缺点:从芯片表面去除污染物会阻碍化学分析;需非常小心,注意人身安全。2）设备和材料，手工湿法刻蚀所需手工湿法刻蚀设备和材料如下:a)烧杯,金属块,烘干器,铝称重盘,点滴器。b)用作刻蚀剂的发烟硝酸和硫酸。用作漂洗剂的丙酮,异丙醇或甲醇。3）程序，手工湿法刻蚀工作程序如下:a)激光开槽：一个沟槽或刻上一个小印痕;b)用粘性铝箔条制成遮板,以防护特殊区域不被刻蚀;c)将器件安装在铜或铝板上,将其放入铝制的称量皿中,置于温度约为90°C的加热盘上,等待几分钟(视器件的热容量不同而有差异)以使包封层的温度上升到接近90°C。d)将少量的发烟硝酸倒入烧杯,用点滴器滴几滴(视器件的尺寸不同而有差异)发烟硝酸到器件上。e)清洗:用冷硝酸漂洗儿秒钟,再用丙酮喷雾清洗,然后用异丙醇喷雾清洗或用甲醇进行超声消洗。然后用干燥的空气吹干。f)重复步骤c)至e),直至暴露出芯片。g)如果必要,再在10:1的O2与CFG的混合气体中进行等离子清洗(50W,30min-60min)。注: a)多数塑封材料可使用发烟硝酸,对酐类环氧树脂可使用硫酸作溶媒。 b)采用发烟硝酸时应注意工作温度。室温下发烟硝酸对塑料几乎不走起作用。与酸反应时,应保证器件温度较高,使暴露时间可以较短,以利于提高刻蚀质量。当温度升高到接近100°C时,只需几分钟,便可完成开封工作。更高的温度是不必要的,因为其仅会使硝酸分解,挥发出NO2并吸收水分而变为黄色稀硝酸。稀(黄)硝酸能与器件中的金属反应,这是应当防止的。 c)采用硫酸时,硫酸必须加热至大约150°C。d)漂洗时应使用去离子水。 e)本操作应充分注意安全。 3.2湿法化学喷射刻蚀即使用化学开封机进行开盖，好处是效果好，但是设备贵且容易坏，一般很少去采购使用。 3.3等离子刻蚀 1）等离子刻蚀优缺点等离子刻蚀有很高的区域选择性(本技术能把对芯片金属和引线架的的刻蚀减小到很小),同时能避免湿法化学喷射刻蚀的不安全和沾污等问题。与湿法化学喷射刻蚀相比,等离子处理是一个较温和的过程,因此可能暴露出引线两端的键合点。缺点是需要的时间长得多。2）设备和材料，等离子刻蚀所需设备和材料如下:a)非反应离子刻蚀系统;b)O2:CF4(80:20)混合气体。3）程序，等离子刻蚀应按下列程序进行:a)激光开槽：一个沟槽;b)如果必要,用铝箔罩模覆盖,仅将待刻蚀的区域暴露在等离子体中;c)将样品妥善地固定在喷嘴下方,启动等离子体设备;d)去包封层前应用压缩空气吹几分钟,将填充材料(如石英粉粒)从表面清除;e)去包封层应在O2:CF4(80:20)混合气体中,压强约为50Pa~100Pa下进行。注:a)去包封层通常需要5h至15h(时间长短取决于器件的类型和沟槽的深度);b)O2:CF4等离子体(通常用于去包封层)对铝和金不起作用,但会浸蚀其他金属和玻璃等钝化物(特别是Si3N4钝化物)。总结：由于效率要求，通常采用手工湿法开盖，湿法开盖对于化学配方的要求很高，特别是5G的化合物芯片，必须用到先进的开封技术。常用的化学配方如下所示：注：红胶封装（酐类环氧树脂）需要使用硫酸，清洗是需要使用异丙醇。

2024-11-22 118浏览
半导体器件铝应力迁移的失效机理

《半导体器件的失效机理和模型》将针对硅基半导体器件常见的失效机理展开研究。这些失效机理大致按照从硅到封装器件的半导体生产工艺流程进行了分类：前段制程（FEoL）、后段制程（BEoL）和封装/界面失效机理。注：失效机理研究只包括那些业界相对成熟，同时还包括这些失效机理的模型研究现状。内容主要来源为国内外文献的翻译整理，供大家学习参考。各阶段常见的典型失效机理前段制程（FEoL）常见的失效机理1）与时间相关的电介质击穿（TDDB）-- 栅极氧化物2）热载流子注入（HCI）3）负偏压温度不稳定性（NBTI）4）表面反转（移动离子）5）浮栅非易失性存储器数据保持6）局部电荷捕获非易失性存储器数据保持7）相变（PCM）非易失性存储器数据保持后段制程（BEoL）常见的失效机理1）与时间相关的电介质击穿（TDDB）-- low k材质电介质/移动铜离子2）铝电迁移（Al EM）3）铜电迁移（Cu EM）4）铝和铜腐蚀5）铝应力迁移（Al SM）6）铜应力迁移（Cu SM）封装/界面常见的失效机理1）因温度循环和热冲击导致的疲劳失效2）因温度循环和热冲击导致的界面失效3）因高温导致的金属间化合物和氧化失效4）锡须5）离子迁移动力学（PCB）--组件清洁度本文对铝应力迁移模型进行研究 “应力迁移”这个术语描述的是金属原子在机械应力梯度影响下的移动。通常，应力梯度可以假定与所施加的机械应力成正比。与金属移动相关的通量发散会导致超大规模集成电路（ULSI）金属引线中出现空洞，空洞会导致电阻上升从而引起电气故障。在铝合金互连中空洞的形核和生长过程中，应力和应力松弛的作用非常重要。铝中的铜掺杂在抑制晶界扩散方面有一定效果，但如晶粒尺寸与线宽相比过大效果就会差很多，研究发现由于晶内扩散会形成狭缝状空洞。本文讨论的模型仅适用于铝合金（掺杂有铜和/或硅）。目前，应力迁移没有标准的行业测试规范。常用的测试方法：a）测试样品：长（>1000um）且窄（<2um）的铝金属条带；b）测试条件：在150~250°C的温度下（无偏置）存储1000~2000小时；注：应力迁移烘烤温度应谨慎选择，最大蠕变速率通常在150°~250°C 。c）判据：电学测试检测电阻增加量或击穿电流减小量。通常，晶界扩散的激活能约为0.5~0.7eV，单晶晶粒（竹节状）扩散的激活能为1.2~1.4eV（掺杂有铜时，激活能可能低至1eV）。使用难熔金属阻挡层或分层金属化往往可以消除竹节状引线中狭缝状空洞形成所造成的影响，难熔金属层充当冗余导体，分流电流，减少由于空洞形成而导致的电阻上升。 1）机械应力模型失效时间（TTF）可以使用埃林模型，在该模型中，计算机械应力的幂律与阿伦尼乌斯因子的乘积。2）热机械应力模型：如果应力是由不同的热膨胀率产生的，那么这种应力被称为“热机械应力”，并且与温度的变化（即热应变，ε ∝ (ΔT)）成正比，热应变进而驱动应力σ。应力迁移寿命预估示例：目标：计算办公环境与加速应力环境下应力迁移的加速因子（AF）。假设条件： 1）正常使用条件为：50°C芯片温度 2）加速条件为：150℃应力温度3）To：300℃4）N：2.55）表观活化能Eaa：0.55eV AF计算公式： AF=[(To–Toffice)/(To–Taccel)]–N*exp[(Eaa/k)(1/Toffice–1/Taccel)] 假设条件代入计算： AF=[(300–50)/(300–150)]–2.5*exp[(0.55eV/8.62x10–5eV/K)(1/(273+50)K–1/ (273+150)K)]=0.28*107=30结论：从加速环境转换为正常使用环境，TTF值将增加到加速应力值的约30倍。机械应力使TTF值增加约0.28倍（负方向），而温度使TTF值增加约107倍。

2024-11-22 101浏览
TSV应用技术进行了分析和总结

摘要：随着电子技术的高速发展，更高密度、更小型化、更高集成化以及更高性能的封装需求给半导体制造业提出了新的挑战。由于物理限制，芯片的功能密度已达到二维封装技术的极限，不能再通过减小线宽来满足高性能、低功耗和高信号传输速度的要求；同时，开发先进节点技术的时间和成本很难控制，该技术的成熟需要相当长的时间。摩尔定律已经变得不可持续。为了延续和超越摩尔定律，芯片立体堆叠式的三维硅通孔（TSV）技术已成为人们关注的焦点。综述了TSV 结构及其制造工艺，并对业内典型的TSV应用技术进行了分析和总结。 0 引言芯片是信息社会发展的基石，在人工智能、高性能计算和5G/6G通信等关键领域发挥着重要的作用，作为数字经济中的“硬科技”，芯片发展正得到前所未有的重视。而人们对高速、高密度、小尺寸和多功能电子器件的需求推动了3D集成封装技术的发展。 3D 封装是将不同功能的芯片异质集成到一个封装体中，信号从芯片的正面传递到背面，实现了堆叠的多层芯片之间（如图像传感器、MEMS、RF、存储器）的信号传输，为高性能计算、AI等提供更小的封装尺寸、更高的互连密度和更好的性能[1]，3D 集成技术的应用与前景如图1所示。3D集成技术中芯片之间的互连方式主要有引线键合、球栅阵列和TSV，而使用TSV转接板进行3D集成已经在多款高端产品中得到应用。典型产品包括三星量产的基于TSV和微凸点互连的64 GB DRAM 和英特尔采用Foveros 3D 封装技术的Lakefield处理器。华天科技有限公司开发的硅基埋入扇出三维封装（eSinC）技术，通过重布线（RDL）和Via-Last TSV技术将不同工艺节点或不同功能的芯片集成到1个封装体中，可以实现三维异质异构集成封装。三星推出的3D 封装技术X-Cube 采用TSV 技术进行不同芯片之间的通信连接，可以将SRAM存储芯片堆叠到主芯片上方，减少芯片面积，提高集成度，采用该技术封装完成的芯片拥有更强大的性能以及更高的能效比。台积电提出的3D 系统级集成单芯片（SoIC）技术的凸点间距最小可达6 μm，是3D 封装的最前沿技术。显而易见，未来使用的电子产品中，采用TSV硅转接板进行3D集成的芯片封装比例会越来越高。目前用于三维互连与集成技术的TSV 直径约为5~10 μm，深宽比约为10∶1。与其他技术的发展方向相似，TSV的直径、间距、深度以及微凸点的尺寸和节距等关键尺寸亟需缩小。目前更小尺寸和更细节距的TSV 技术（如直径为1~3 μm）已在研发中，未来有望实现亚微米直径的TSV。量产的重布线技术中的最小线宽和间距约为2 μm/2 μm，未来也会逐渐缩小到亚微米水平。缩小关键尺寸可以在提高集成密度的同时改善产品性能。本文介绍并比较了Via-First、Via-Middle、Via-Last3种不同的TSV集成方案，针对TSV技术中的各个核心步骤做了详细的讲述，综述了硅通孔三维互连与集成技术在3D晶圆片级芯片规模封装（WLCSP）、3D扇出封装（FO）、2.5D CoWoS和3D IC 先进封装领域成功应用的范例，阐述当前技术现状并探讨存在的技术难点及未来发展趋势。 1 TSV结构、性能和集成流程 1.1 TSV定义和基本结构 TSV 是1 种连接硅晶圆上、下两面并与硅基板和其他通孔绝缘的电信号互连结构。硅通孔的起源要追溯到1958 年William Shockley 申请的一项名为“半导体晶圆及其等效化方法”的专利，其目的是通过硅通孔将上、下2 片晶圆连接起来，如图2（a）所示[2]。根据TSV 的定义，可以知道TSV的基本结构主要包括穿透硅基板的导电填充物及与侧壁的绝缘层，如图2（b）所示。为了实现硅基板上下面的电气互连，同时还需要正面和背面的互连层，以实现信号的互连和再分布。 1.2 TSV工艺流程概述 TSV 工艺流程包括多种方法，对于三维集成电路而言，TSV工艺分为Via-First、Via-Middle、Via-Last，其中Via-Last 又分为晶圆正面的后孔（Front SideVia-Last）及从晶圆背面的后孔（Back Side Via-Last）技术。Via-First型一般是指先在硅晶圆上加工TSV，然后再加工其他包括电路的器件，目前主要指TSV 转接板的制造，在TSV 制造之后不再加工有源器件，直接加工互连层；Via-Middle 型一般是指TSV 在器件加工与后道互连加工之间形成，是目前IC工厂主要采用的方案，很多机构将TSV 转接板的加工也归为Via-Middle型；Via-Last 是指TSV 在所有IC工厂工艺完成之后进行，可以由晶圆级封装工厂独立完成，是目前TSV产业化最为成熟的方案之一。图3描述了不同TSV工艺流程的步骤[3]。 1.3 Via-First工艺 Via-First工艺是指在器件结构制造之前先进行通孔结构制造的1种通孔工艺方法。晶圆上先形成通孔结构，并在孔内沉积高温电介质（热氧沉积或化学气相沉积），然后填充掺杂的多晶硅，最后通过化学机械抛光（CMP）去除多余的多晶硅。这种方法允许使用高温工艺来制造绝缘化的通孔（即高温SiO2钝化层）并填充通孔（即掺杂的多晶硅）[4]。由于多晶硅通孔的高电阻率，Via-First工艺并未被广泛用于有源器件晶圆。使用Via-First 工艺的图像传感器和微机电系统产品数量有限，对于这些应用，通孔尺寸较大（大于100 μm），因此掺杂多晶硅通孔的电阻是可以被接受的。在Via-First 方法中，TSV 在晶圆的器件侧形成，然后进行键合和减薄处理。TSV可以在一开始就引入到器件流程中，这意味着热负载没有限制。Via-First工艺中掺杂了大量多晶硅，这让设备具有了在制造初期集成TSV的能力。多晶硅允许使用高热负载，这在高压情况下是一个主要优势，因为它允许使用热氧化物作为隔离材料。低电阻率是TSV填充材料的关键点之一，在后端中其他材料如钨也可以用于Via-First方法。 1.4 Via-Middle工艺 TSV 可以实现从有源侧到芯片背面的电连接，为其提供最短的互连路径，并为最终的3D 集成创造途径。TSV 可以在IC 制造过程的不同阶段实现，而Via-Middle 工艺应用在前端器件制造工艺（FEOL）之后、后端器件制造工艺（BEOL）之前，可以实现高质量、高可靠的三维互连。 Tezzaron 是最早提出Via-Middle方法的人之一，他演示了在FEOL 处理之后实现埋入式W-TSV触点，然后在BEOL中互连堆栈[5]。2006 年，BEYNE[6]提出了1 种使用铜TSV 的Via-Middle 方法和1种芯片到芯片或芯片到晶圆的堆叠方法，被大多数半导体公司作为三维集成流程的参考。2011年，IMEC在300 mm晶圆上推出了直径为5μm、深度为50 μm、深宽比为10∶1的符合行业标准的Via-Middle TSV 模块[7]。2016年，BEYNE[8]进一步提出了直径为5 μm、深度为50 μm 的TSV 三维集成技术，同时提出了1种用于预测设备应力影响的验证模型。多层三维模具堆叠组件如图4 所示，使用铜TSV 作为微凸点，将芯片热压键合（TCB）到模具正面的电镀微凸点上，并直接将其用于3D 芯片堆叠，可得到间距为20 μm、直径为5 μm、深度为50 μm的6层TSV堆叠组件。 Via-Middle工艺的主要步骤如图5所示。它由光刻、TSV 刻蚀、氧化层沉积、扩散阻挡层和种子层沉积、TSV 镀铜和铜退火、CMP 组成。该技术已应用在2.5D及3D封装等多种高端封装领域。Xilinx公司[9]将Via-Middle技术应用在FPGA产品上，制作了具有数千个节距为45 μm微凸点的硅中介层测试芯片。硅中介层厚度为100 μm，通过节距为180 μm 的C4 凸点安装在尺寸为42.5 mm×42.5 mm 的基板上，优化了TSV 制造工艺步骤和安装在无铅微凸点TSV中介层上的大型逻辑芯片的组装工艺，以及元件在有机衬底上的组装方式，Xilinx 的FPGA 产品芯片剖面图如图6（a）所示。美光公司使用Via-Middle型硅通孔和复杂的键合封装技术构建DRAM和逻辑存储器堆栈，增加宽带，改善信号延迟，减小芯片尺寸[10]，美光公司HMC产品示例如图6（b）所示。SK 海力士公司通过Via-Middle工艺制备了8 GB 堆叠高带宽内存（HBM），通过在HBM DRAM 中配置直接存储端口和各种逻辑测试单元，存储器能够在Chip-on-Wafer（CoW）水平上执行TSV故障修复，大大提高了测试的可靠性[11]。 1.5 Via-Last工艺最常见的Via-Last TSV集成流程与Via-First TSV和Via-Middle TSV 集成流程类似，区别在于，Via-LastTSV 在键合晶圆平台上实现[12]，图7（a）为Via-Last 工艺流程图。首先将晶圆与玻璃进行临时键合及整面减薄，结合光刻工艺和干法刻蚀工艺制备直孔刻蚀形貌，接着采用化学气相沉积制备绝缘层，以及采用干法刻蚀完成氧化硅刻蚀，紧接着用物理气相沉积法沉积金属种子层，电镀填充硅通孔后，用化学机械抛光除去表面金属，随后沉积金属种子层、光刻线路、整面电镀、除去光阻和刻蚀金属种子层，从而形成线路。此流程的1 个优点是RDL 线宽/ 线间距与Via-LastTSV 单点工艺无关，精细的RDL（2 μm/2 μm）仅受光刻工艺和湿法刻蚀工艺的限制。然而，在临时键合晶圆上进行CMP是本流程的一个挑战，文献[13]中有针对性的讨论和分析。一个挑战是CMP后晶圆边缘的铜残留物难以去除；另一个挑战是TSV 图案使临时键合晶圆上的CMP均匀性差。除此之外，其还存在制造成本相对较高的问题。另一种Via-Last TSV 流程可以单步完成TSV 线路[14]，图7（b）是此流程的工艺流程图。这一流程中形成金属种子层之前的流程与一般Via-Last TSV 一致；在形成金属种子层之后，对线路进行光刻、整面电镀、除去光阻和刻蚀金属种子层，一步形成线路。此流程工艺简单，成本低，但是RDL线宽、线间距的工艺能力有限（>5 μm）。通常，TSV电镀铜时需要厚的金属种子层，因此，在电镀铜完成后需要进行较长时间的湿法蚀刻来消除种子层。除非能够实现对湿法蚀刻工艺的良好控制，否则在经过长时间湿法蚀刻后，当线宽、线间距都<5 μm时，线路可能会塌陷。另一种BEOL同样可以单步完成TSV 线路，工艺流程如图7（c）所示。首先将晶圆与玻璃进行临时键合及整面减薄，然后结合化学气相沉积法、光刻工艺和氧化硅刻蚀工艺制备具有线路图形的绝缘层，接着采用光刻工艺、干法氧化硅刻蚀和干法硅刻蚀制备直孔形貌，同时采用干法刻蚀完成氧化硅刻蚀，紧接着用物理气相沉积法沉积金属种子层，电镀填充硅通孔后用化学机械抛光消除表面金属，形成线路。这种集成流程可以实现非常细的线宽和线间距，但是成本可能很高。此外，这种Via-Last TSV 流程还面临临时键合晶圆上CMP不均匀的问题，因此需要对临时键合工艺进行优化[15]，需要特定的键合技术和键合胶来解决在CMP中观察到的问题。还有一种替代CMP的TSV工艺流程，其具有以下优点：1）可实现精细的RDL线宽、线间距（＜2μm）；2）不需要CMP 工艺，因此对临时键合技术和键合胶没有要求；3）CMP工艺被更便宜的湿法蚀刻工艺所取代，因此成本较低。这种无CMP 的流程与一般Via-Last TSV流程相似，其中CMP工艺被湿法蚀刻工艺所取代，详细流程如图7（d）所示。TSV深孔电镀后，由湿法蚀刻工艺取代CMP 消除铜覆盖层和铜/ 钛PVD种子层，然后进行铜退火，并形成RDL[16]。采用湿法蚀刻工艺代替CMP，工具和材料成本可降低约8%。这使其成为更具成本效益的Via-Last TSV 集成流程之一，与TSV 和RDL单步电镀流程相当。此外，因为用于RDL 电镀的铜种子层更薄，此种无CMP 的Via-Last TSV 集成流程还可以形成精细的铜RDL 线宽、线间距（＜2 μm）。 TSV 填充金属有3 种方式：完全填充、侧壁填充和半填充。完全填充TSV RDL如图8（a）所示，适用于高密度TSV应用[17]；半填充TSV RDL如图8（b）所示，在一些研究中有提到[18]。侧壁填充TSV RDL 如图8（c）所示，在TSV 侧壁覆盖1层线路，可用于线路相对不密集的情况[19]。综上所述，基于TSV 工艺在整个芯片制造流程中的相对位置，主流的TSV 工艺可分为Via-Middle 和Via-Last 2 条路线。Via-Middle 是目前主流IC 工厂加工TSV 选用的集成方案，主要应用于包括TSV 转接板和预埋TSV 的芯片。而在Via-Last型集成方案下，TSV 在所有芯片制造工艺之后进行，其可以从背面加工也可从正面加工，目前产业界主要是从背面加工TSV，与正面焊盘直接形成电互连通道。其最典型的产品应用是CMOS图像传感器（CIS）。 2 TSV单元工艺 2.1 TSV刻蚀技术硅刻蚀起源于MEMS新产品开发需求，因其气体解离程度很高，又被称为深度反应离子刻蚀（DRIE）。最常用的DRIE 工艺被称为“博世”工艺[20]。该工艺交替使用短步骤的六氟化硫（SF6）等离子体来快速且各向同性地消除硅、短步骤的八氟环丁烷（C4F8）等离子体沉积来保护侧壁。在用SF6进行下个刻蚀步骤的第一步时，聚合物层将在特征底部被移除。由于使用“F”自由基进行硅刻蚀，该工艺能提供非常高的刻蚀选择比和蚀刻速率。除了SF6和C4F8以外，硅刻蚀过程的因素如偏置比频率、压强、气流量、温度和占空比等参数，也会影响刻蚀形貌。由于TSV 的深度为50~300 μm，即使刻蚀速率高达10 μm/min, 300 μm 的TSV 也需要30 min 才能完全刻蚀。因此，使用基于氟化学反应的等离子驱动器，有利于相对快速地完成硅刻蚀，制备垂直硅通孔；当然，如果制造过程过于激进，硅通孔的形貌会受到显著影响，出现明显缺陷。常见的硅刻蚀侧壁缺陷为粗糙度大、硅缺口（Notch）和“微草”，这些缺陷会直接影响TSV集成的电性表现。在TSV中，粗糙的扇形轮廓会给后续的金属填充带来问题。轮廓角度和侧壁表面粗糙度在大多数应用中是非常重要的，硅刻蚀用于硅模具制造时，扇贝锯齿形轮廓会造成脱模困难，所以制备平滑的直孔形貌对于硅刻蚀应用非常重要。为了尽量减小直孔侧壁的扇形锯齿轮廓，制备垂直且光滑的通孔，有研究尝试在干刻蚀后用氢氧化钾（KOH）和异丙醇（IPA）进行湿刻蚀以促使表面平滑，降低侧壁粗糙度，但此工艺较复杂，没有被广泛应用。在干法刻蚀步骤中加入氧气也可以促使表面更光滑，但会降低刻蚀的选择性[21-22]。传统的刻蚀工艺配方会产生100~200 nm 的侧壁扇贝锯齿。对刻蚀过程进行优化，以牺牲侧壁轮廓角度为代价来减少钝化时间，侧壁纹波可达到10 nm左右，但是此时硅形貌属于斜孔。刻蚀速率随着深度的增加而降低（负载效应），沟槽侧壁上部的扇贝比下部的扇贝更深、间距更远，也就是说，表面粗糙度随着深度的增加而降低。因此，硅通孔刻蚀时，采用稳态一步法去完成第一部分刻蚀，然后采用时间复用法刻蚀到最终深度，以减少沟槽侧壁粗糙度。然而，用这种方法制成的TSV刻蚀形貌有2种工艺之间的明显过渡[23]，如图9所示。扇贝锯齿轮廓与许多工艺参数相关。研究发现，在保持通孔垂直的前提下，当过程控制良好时，扇贝剖面上的峰谷距离可在50 nm 左右；同时发现功率与压力的比值对扇贝的形状有重大影响，二者比值越大，扇贝的外形越光滑；另外，合理使用C4F8沉积保护层可以有效降低侧壁粗糙度。为了抑制侧壁扇贝锯齿的产生，刻蚀和钝化周期通常只维持几秒钟（约3~5 s）。由于停留时间短，循环步骤会导致气体在转变过程中发生重叠和混合。人们认为，等离子体环境中的这种气体混合会促进副产物聚合。然而，这种气体的混合可能会使通过改变刻蚀和钝化周期控制轮廓变得困难。因此，有时在刻蚀和钝化步骤之间会引入第3个步骤以完全排出反应物气体。实践证明，添加第3步有利于控制刻蚀形貌。刻蚀轮廓随着沟槽深度或纵横比的变化而变化，解决这一问题的实用方法是创建1个多步骤工艺配方，根据深度改变偏置功率或直流偏置电压。直流偏置电压随着刻蚀步骤时间的变化可以改善整体轮廓，但不同步骤之间的轮廓可能存在明显的过渡，因此，增加更多的步骤或随时间不断变化的直流偏置电压可以获得更平滑的轮廓。 Notch缺口是直孔刻蚀中常见的现象，缺口指的是由于电荷积累在硅与下垫层的边界上产生的特殊横向刻蚀，它只发生在硅下面有介电层的地方。最初，在MEMS 制造的绝缘体结构上刻蚀硅时可以观察到Notch缺口，其中绝缘体层分布在晶圆的背面。在某些硅通孔应用中，刻蚀停止层通常是SiO2 或SiN，被用于防止冷却氦泄漏，但在晶圆刻蚀时可能会引入Notch缺口。当存在显著的微加载时，缺口会变得更加严重，由于加载效果需要适度的过度刻蚀，在刻蚀停止暴露后会继续刻蚀一段时间，以允许完全清除整个晶圆上的硅。防止产生过大缺口的第1种方法是在过刻蚀期间通过增加沉积步骤的长度来增加聚合物的厚度；第2种方法是增加离子刻蚀机的真空腔室压力，当压力增加时，离子能量降低，导致聚合物的溅射率低，从而减小了缺口的尺寸；还有一种方法是调整等离子刻蚀机的电极功率，将加载功率从连续式改为分段的间歇式或瞬时的脉冲式，当加载功率不连续时，在有功率段硅通孔内发生离子电荷反应，无功率段硅通孔内离子电荷消散，从而有效控制了硅通孔内的离子电荷，最终有效控制硅通孔的底部缺口。微草是刻蚀后在底部表面残留的聚合物形成的硅微柱。解决这个问题的方法是增加偏置功率消除基础聚合物；但增加偏置功率可能会产生一些副作用，较高的偏置功率可能会破坏侧壁上的钝化层，在侧壁上形成瓶状形貌。另外，通过增加刻蚀步骤时长也可以控制微草问题。其他可以减少微草的参数包括温度、电感耦合等离子体（ICP）功率和压力。当温度较低（-10 ℃）时，钝化层沉积速率高，刻蚀速率低，可能产生微草，而较高的温度有助于微草的清除。由于钝化层沉积程度的不同，微草也会受到特征尺寸或长宽比的影响。小开口孔型由于孔底较难沉积钝化层，发生微草的可能性较小；大开口孔型由于孔底容易沉积钝化层，极易发生微草现象。除了侧壁缺陷以外，文献[24]报道了3种在TSV刻蚀过程中造成硅侧壁和表面缺陷的机制：第1 种是由于在钝化步骤和刻蚀步骤之间的过渡阶段残留的聚合气体的参与，形成的向下的表面缺陷；第2种是由于刻蚀剂攻击硅和侧壁聚合物之间的界面，形成的向上的表面缺陷（虽然侧壁聚合物的厚度足以保护硅表面，但如果不及时将刻蚀步骤切换到钝化步骤，则表面会不可能避免地产生缺陷）；第3种是通过硅各向同性刻蚀，由于不良的聚合物沉积或侧壁聚合物内部的空隙形成的海绵状表面缺陷。这3种表面缺陷被认为是影响TSV集成和封装可靠性问题的主要因素。 2.2 TSV侧壁绝缘技术 TSV 侧壁需要绝缘，防止金属和硅之间发生短路，这对器件的可靠性至关重要。通常情况下，TSV的介电绝缘层需要良好的台阶覆盖和均匀性，以保证高击穿电压、低漏电流、不开裂、低应力和工艺温度相容性。TSV中金属与硅之间的电绝缘层的制备采用了不同的工艺。由于SiO2易于在硅表面沉积而被广泛用作绝缘体，许多氧化过程如热氧化、等离子体增强化学气相沉积（PECVD）和亚大气化学气相沉积（SACVD）已经被广泛研究。由于在低压和低沉积速率下分子平均自由程增加，热氧化工艺和SACVD工艺提供了非常高的步骤覆盖率和一致性。然而，这2种方法有一些明显的缺点。热氧化工艺在700~1 100 ℃高温下进行，台阶覆盖率100%，SACVD采用O3/TEOS在400℃下沉积SiO2，工艺温度比热氧化工艺稍低，台阶覆盖率大概50%，然而由于MEMS 和CMOS等器件中使用的材料之间的热膨胀系数不匹配，较高的温度可能导致额外的应力及损伤，无法采用高温工艺；另外，Via-Last TSV 使用临时键合技术，而临时胶的耐温性约为200℃；因此，热氧化工艺和SACVD工艺无法应用于Via-Last TSV 工艺中。另外，SACVD 工艺沉积SiO2的速率低，氧化膜通常存在拉伸应力，不利于器件的可靠性。PECVD TEOS 工艺可在低温（<200 ℃）下进行，残余压应力小，沉积速率高，非常适合应用在Via-Last TSV 集成工艺中。因此，尽管PECVD TEOS膜的台阶覆盖率（10%~30%）相对较低，但仍被广泛应用于TSV 中介质绝缘层的制作[25-26]，PECVD TEOS 工艺SEM图如图10所示。 2.3 TSV微孔金属化技术微孔金属化实现器件的信号互连，是TSV 的核心技术之一。金属层一般由阻挡层、种子层和导电层组成，阻挡层用于阻挡线路金属与器件金属的相互扩散，避免金属扩散后发生分层；种子层是导电层的准备层，通过金属离子化及二次溅射等技术实现深孔上金属材料的连续覆盖，确保后续电镀工艺的有效进行；导电层是金属线路的电信号传导层。阻挡层和种子层的制作一般通过物理气相沉积或者电化学修饰技术实现，其中钛和钽为最常用的阻挡层材料，铜和铝为最常用的种子层，铜为最常用的导电层。硅通孔方向的种子层的厚度分布会有差异，影响硅通孔填充金属时电流密度的分布，进而影响硅通孔的填充效果[27-29]。硅通孔的电镀铜填充有多种模式：理想的自底向上生长模式、等壁生长模式、蝴蝶结型生长模式和“V”型生长模式等。由于受电场在孔内分布和物质扩散能力的影响，一般情况下深孔开口处沉积速度较快，容易形成有孔洞的深孔填充。因此，在硅通孔电镀填充液里通常添加加速剂、抑制剂、整平剂等来控制孔内各处沉积铜的速度，以实现硅通孔的无孔洞填充。也有学者研究在无添加剂的情况下利用脉冲电镀技术实现硅通孔的无孔洞填充[30-33]。综上所述，TSV 刻蚀技术的难点是改善3种缺陷：扇贝、缺口和微草。TSV侧壁绝缘技术的关键点是控制沉积温度、加快沉积速率、提升侧壁覆盖率和降低成膜残余压应力。TSV微孔金属化技术的重点是阻挡层、种子层和导电层，需关注硅通孔内金属的填充效果。TSV刻蚀技术、TSV侧壁绝缘技术和TSV微孔金属化技术是TSV技术的3大核心，直接影响着TSV技术实际应用中的电性能和可靠性表现。 3 基于TSV的先进封装技术 3.1 3D WLCSP技术半导体产业将硅通孔技术广泛应用于影像传感器的晶圆级芯片封装（WLCSP），因此，带有三维立体硅通孔技术的晶圆级芯片封装也常被称为三维晶圆级芯片封装技术（3D WLCSP）[34]，利用高密度硅通孔技术实现影像传感器与外部信号的互连。一种影像传感器的封装工艺流程如图11 所示。先以光玻璃为原材料，根据不同器件的感光区差别和芯片尺寸差别，制备不同的空腔玻璃，然后将空腔玻璃与晶圆进行压合。通过研磨或干法刻蚀对硅基进行减薄，先通过光刻和刻蚀制作出硅基结构，再制备钝化层，打开金属Pad 后重布线路、包裹阻焊剂、制备锡球，最后切割成单颗芯片[35]。针对特殊的光学要求会使用特殊玻璃，或者在硅基表面的部分区域（对应于影像传感器的感光区域）制备1 层红外遮挡层（IR-Block）。晶圆键合是一项成熟的工艺，其中，玻璃作为原材料，用光刻技术在玻璃上制备空腔，用滚筒上胶或丝网印刷的方式使得键合胶均匀分布在玻璃空腔的表面，再将玻璃空腔与晶圆进行压合，最终使芯片的感光区被玻璃空腔保护起来。影像传感器的玻璃载板一般使用光玻璃，当透光率要求较高时会使用增透镀膜玻璃，包括单面镀膜和双面镀膜2种类型。为了实现硅通孔，先将晶圆研磨减薄到要求的厚度，再通过刻蚀方式进一步减薄并消除表面应力。非键合类硅基一般只需研磨减薄，但键合类晶圆在研磨后需要用干法刻蚀消除应力，而干法刻蚀厚度要根据芯片的空腔比来确定。通过光刻方式将晶圆表面整面盖住，曝光显影出图形，然后通过干法等离子刻蚀工艺刻蚀出硅结构。在重布线之前，采用PECVD 工艺沉积SiO2作为第一层钝化层。由于键合胶的耐热性较差以及键合空腔的存在，直接限制了PECVD 工艺的温度条件，因此，CIS封装一般采用低温PECVD工艺。在重布线之前，采用光刻胶作为第二层钝化层，可以增加绝缘效果。钝化胶采用喷胶的方式实现，在有结构的硅表面形成钝化层，再通过曝光、显影将芯片Pad 位置打开，由于孔有一定的深度，钝化层的开口根据硅基深度和Pad开口进行设计。在钝化胶形成后，用氧化层刻蚀方法将芯片Pad上层的氧化层刻蚀干净（将Pad 打开），再采用金属RDL的方式将芯片的信号引出。先通过物理气相沉积在晶圆上沉积一层种子层，再整面电镀一层金属铜，之后光刻出线路，光刻可采取喷涂或者旋涂方式，喷涂方式更稳定，作业效果更好。光刻之后，刻蚀金属形成线路，然后镀上镍和金，形成金属保护层。在RDL完成之后，采用Spin 或者Print 工艺对晶圆表面的金属线路涂布一层阻焊剂进行保护，通过曝光显影将焊盘打开。在阻焊层形成焊盘开口后，用植球的方式在上面做出锡球，锡球的直径和高度与产品的焊盘开口及所用锡球的直径相关。最后将整片晶圆切割成单颗芯片，完成封装。 3.2 3D FO技术 2018年，华天科技基于硅基扇出型封装（eSiFO）技术推出三维系统集成技术eSinC。eSinC技术也可称为3D FO三维扇出系统级封装技术，是在硅基扇出型封装技术的基础上，利用高密度TSV 形成上下芯片信号互联传输的技术。该技术成功集成了多芯片嵌入、临时键合、RDL布线、高深宽比TSV 和芯片三维堆叠等关键工艺。三维堆叠eSinC封装如图12所示。1个或几个良品Die被嵌入到单个eSinC封装中，通过光刻、溅射与电镀工艺在eSinC 封装的正面和背面形成2 层RDL，再形成微凸点和TSV 通孔用于实现3 个独立eSinC封装与嵌入式芯片之间的电信号互联。eSinC 技术不仅可以在单个封装内实现多芯片的互连，还可以实现不同封装之间的互连。图13为三维堆叠eSinC的工艺流程图，在正面设置RDL和微凸点后，通过临时键合技术将晶圆与玻璃键合到一起，在背面制造TSV、RDL、微凸点以形成信号互联。 eSinC正面制造工艺流程主要包括在硅片上形成空腔、埋入芯片、干膜填充、RDL 布线、形成微凸点或焊盘。通过Bosch刻蚀工艺在硅表面形成空腔。空腔的长度和宽度由嵌入的芯片尺寸决定，通过工艺优化，总厚度变化可以控制在5 μm 之内。在空腔形成过程中，腔内底部凸点是不被允许的，因为会造成芯片的倾斜或裂纹。通过PECVD工艺在表面沉积氧化层，作为RDL与硅载体之间的绝缘层。通过优化氧化膜的应力来控制重构晶圆的翘曲。 eSinC 背面制造工艺流程主要包括临时键合、形成TSV、RDL布线以及形成锡球。通过Bosch刻蚀工艺获得目标TSV 以形成电性互连，优化PECVD 工艺使得氧化层覆盖率达到一定标准，从而避免氧化层沉积缺陷引起的漏电问题。干膜填孔技术进一步改善了晶圆表面平整度，起到保护晶圆表面的作用；通过光刻、电镀等工艺形成RDL多层线路并形成锡球用于电性号输出。最后通过激光解键合技术将玻璃解离切割后得到eSinC成品。 3.3 2.5D封装技术 2.5D 封装是一种介于2D 封装和3D 封装之间的先进封装技术，通过带有TSV 垂直互连通孔的转接板，将若干个通过微凸点键合在转接板上的芯片与封装基板间形成互连。同时，转接板上的RDL也可实现芯片之间的互连。 2.5D封装技术可实现ASIC和内存芯片的异构集成，多年来已在许多产品中得到应用。2.5D 封装的主要特点是有硅中介层，通过其中的TSV 连接异构IC芯片（如GPU和HBM）和构建基板。如图14所示，芯片模块由ASIC/ 逻辑模组、HBM、硅中介层、微铜柱、中介层背面铜柱、下填料和成型化合物组成。2.5D 封装有多种工艺流程。对性能持续增强的需求需要更大的中介层面积，以便能够与更多的ASIC 芯片和HBM结合。然而，当中介层尺寸增加时，材料的CTE错配引起的芯片模块翘曲不容易控制。业界已经研究了其热翘曲行为和相应的解决方案，以提高在基板上黏贴大型模压中介层的倒装工艺的良率和可靠性。在2.5D封装中，采用TSV 有以下优势：1）能提供更短的电路连接，大幅提高信号的传输速度；2）能实现高密度、高深宽比连接，拥有更多的信号通道；3）能替代效率低下的引线键合方式，使信号传输速度更快、功耗更少，并保证传递功率的一致性；4）能使高密度堆叠成为可能，拥有更高的封装密度，有效降低成本。 2012 年，基于TSV 和硅转接板技术，台积电开发了名为“CoWoS”的2.5D 先进封装技术。其采用一种TSV/RDL中介系统，整个封装由1块无源硅中介层、TSV、RDL和没有TSV的芯片组成。这块包含TSV的无源硅中介层用于支持高性能、高密度、细间距芯片，其RDL用于芯片之间的横向通信，如图15所示。图16显示了Altera/TSMC设计和制造的样品。无源中介层中有45 μm 间距的二十多万个微凸点和至少0.4μm 间距的4层RDL（3个铜大马士革层和1个铝层）。CoWoS技术目前已经大量应用在CPU、GPU、AI加速器、FPGA等高端芯片封装上[39]。 3.4 3D IC技术 3D 集成是将薄芯片与TSV 和微凸块堆叠在一起，而3D硅集成是将薄晶圆/芯片单独与TSV 堆叠，即无凸点键合。与3D IC集成相比，3D硅集成的优点是：1）更好的电气性能；2）更低的功耗；3）更小的尺寸；4）更轻的质量；5）更高的产量。3D IC/硅集成最有力的支持者是1965 年诺贝尔物理学奖得主理查德·费曼。他在1985年的演讲《未来的计算机器》中提到：计算能力的另一个改进方向是使物理机器三维化，而不是全部放在芯片表面上。这可以分阶段完成，而不是一次性完成———你可以有几层，然后随着时间的推移增加更多的层。 2018年底，英特尔宣布了一项名为Foveros的3D芯片堆叠技术。它利用大型硅载体来集成多个芯片，并且通过将有源器件集成到硅载体中而不同于无源硅中介层。SoC（例如CPU、GPU 和LPDDR4）被划分并被分割成芯粒（Chiplet），例如CPU被分割成1 个大CPU 和4 个小CPU，如图17 所示。这些芯粒通过CoW工艺面对面地堆叠在有源TSV 中介层上，芯粒与逻辑芯片的互连方式为微凸点，芯片与封装基板之间的互连方式是C4 凸点，封装基板与PCB 之间的互连方式是焊球，最终封装形成PoP结构。图18 显示了台积电的前端系统集成芯片（SoIC）技术以及传统的3D集成芯片与倒装芯片技术。可以看出，SoIC 与3D IC 的关键区别在于SoIC是无凸点的，并且芯粒之间的互连是铜-铜混合键合。SoIC的组装工艺可以是Wafer-on-Wafer （WoW）、CoW 或Chip-on-Chip（CoC）的混合键合。 SoIC芯片是垂直混合键合的，倒装芯片是二维并排组装的。SoIC技术具有比倒装芯片技术更好的电气性能，如图18（b）所示。可以看出，采用SoIC技术的插入损耗几乎为零，远小于采用倒装芯片技术的插入损耗。图18（c）显示了不同封装技术的凸点密度，如倒装芯片、2.5D/3D IC、SoIC 和SoIC+等。可以看出，SoIC可以以极高的密度达到超细间距，且没有来自细间距倒装芯片组装的可靠性问题。综上所述，TSV 技术是芯片垂直堆叠互连的关键技术。此前，芯片之间的大多数连接都是水平的，TSV的诞生让垂直堆叠多个芯片成为可能。TSV技术实现了硅通孔的垂直电气互连，减小信号延迟，降低电容、电感，实现芯片的低功耗、高速通信，增加带宽和实现器件集成的小型化。3D WLCSP、3D FO技术、2.5D封装技术、3D IC 技术无一不是对TSV 技术运用的升级与革新。 4 结束语在后摩尔时代，随着芯片制程工艺逐渐逼近物理尺寸极限，3D封装正成为提升芯片集成度和性能的重要技术路线。硅通孔三维互连技术是实现3D 封装的重要技术。本文报道了硅通孔三维互连技术的核心工艺以及基于TSV形成的众多先进封装集成技术。形成TSV主要有Via-First、Via-Middle、Via-Last 3大技术路线。TSV 硅刻蚀、TSV 侧壁钝化、TSV 电镀等工艺是TSV技术的核心，是决定TSV性能的关键。本文还介绍了TSV 技术在3D WLCSP、3D FO、2.5D 封装和3DIC等先进封装领域的具体应用。人工智能时代的到来对芯片封装提出了更高的要求。TSV技术已成为人工智能、高性能计算及智能驾驶等领域飞速发展必不可少的重要基石。

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