晶圆级封装(WLP)技术正在流行，它可将封装尺寸减小至IC芯片大小，并以晶片形式成批加工制作，以降低封装成本，提高电路的可靠性。晶圆级封装成本还会随芯片尺寸的减小而下降。晶圆级封装工艺是通过在芯片电路层上再次布线来实现焊点的重新分布。在重新分布的焊点上生长焊料凸点，以此实现与外围电路的互连，然后经过切割，制成倒装芯片的样式。WLP取代了高密度的引线键合，实现了真正意义上的芯片尺寸封装。 射频前端（RFFE，Radio Frequency Front-End）模组国内外手机终端中广泛应用。它将功率放大器（PA，Power Amplifier）、开关（Switch）、低噪声放大器LNA（Low Noise Amplifier）、滤波器（Filter）、无源器件等集成为一个模组，从而提高性能，并减小封装体积。然而，受限于国外专利以及设计水平等因素，国产滤波器的份额相当低。在模块集成化的趋势下，国内射频巨头在布局和生产滤波器。声学滤波器可分为声表面滤波器和体声波滤波器，其中声表面滤波器可根据适用的频率细分为SAW、TC-SAW和IHP-SAW。体声波滤波器适用于较高的频段，可细分为BAW、FBAR、XBAR等。无论是SAW（Surface Acoustic Wave filter）还是BAW（Bulk Acoustic Wave Filter），均是在晶圆级封测后以倒装芯片的工艺贴装在模组上。在晶圆级封装工艺中，Bump制造是相当重要的一道工序，因此本文将浅谈滤波器晶圆级封装（Wafer Level package）中Bump制造的关键点。 凸块制造技术（Bumping）是在芯片上制作凸块，通过在芯片表面制作金属凸块提供芯片电气互连的“点”接口，广泛应用于 FC、WLP、CSP、3D 等先进封装。 凸块是定向生长于芯片表面，与芯片焊盘直接相连或间接相连的具有金属导电特性的凸起物。凸块工艺介于产业链前道集成电路制造和后道封装测试之间，是先进封装的核心技术之一。 凸块制造过程一般是基于定制的光掩模，通过真空溅镀、黄光、电镀、蚀刻等环节而成，该技术是晶圆制造环节的延伸，也是实施倒装（FC）封装工艺的基础及前提。相比以引线作为键合方式传统的封装，凸块代替了原有的引线，实现了"以点代线"的突破。该技术可允许芯片拥有更高的端口密度，缩短了信号传输路径，减少了信号延迟，具备了更优良的热传导性及可靠性。此外，将晶圆重布线技术（RDL）和凸块制造技术相结合，可对原来设计的集成电路线路接点位置(I/O Pad)进行优化和调整，使集成电路能适用于不同的封装形式，封装后芯片的电性能可以明显提高。 二、凸块制造技术演变及发展历史 凸块制造技术起源于 IBM 在 20 世纪 60 年代开发的 C4 工艺，即"可控坍塌芯片连接技术"(Controlled Collapse Chip Connection')，该技术使用金属共熔凸点将芯片直接焊在基片的焊盘上，焊点提供了与基片的电路和物理连接，该技术是集成电路凸块制造技术的雏形，也是实现倒装封装技术的基础，但是由于在当时这种封装方式成本极高，仅被用于高端 IC 的封装，因而限制了该技术的广泛使用。 (a) IBM 的首个具有 3 个端子晶体管的倒装芯片组件；(b) IBM 首个在陶瓷基板上的倒装芯片组件（3 个芯片） C4 工艺在后续演化过程中逐渐被优化，如采用在芯片底部添加树脂的方法，增强了封装的可靠性。这种创新使得低成本的有机基板得到了发展，促进了 FC 技术在集成电路以及消费品电子器件中以较低成本使用。此外，无铅材料得到了广泛的研究及应用，凸块制造的材料种类不断扩充。 在 20 丗纪 80 年代到 21 世纪初，集成电路产业由日本转移至韩国、中国台湾，集成电路细分领域的国际分工不断深化，凸块制造技术也逐渐由蒸镀工艺转变为溅镀与电镀相结合的凸块工艺，该工艺大幅缩小了凸块间距，提高了产品良率。 近年来，随着芯片集成度的提高，细节距（Fine Pitch）和极细节距（Ultra Fine Pitch）芯片的出现，促使凸块制造技术朝向高密度、微间距方向不断发展。 三、凸块制造的主要技术类别 凸块制造技术是诸多先进封装技术得以实现和进一步发展演化的基础，经过多年的发展，凸块制作的材质主要有金、铜、铜镍金、锡等，不同金属材质适用于不同芯片的封装，且不同凸块的特点、涉及的核心技术、上下游应用等方面差异较大，具体情况如下： 1.金凸块 金凸块，Gold Bumping，是一种利用金凸块接合替代引线键合实现芯片与 基板之间电气互联的制造技术，主要用于显示驱动芯片封装。金凸块制造技术主要用于显示驱动芯片的封装，少部分用干传感器、电子标签类产品。目前，LCD、AMOLED 等主流显示面板的驱动芯片都离不开金凸块制造工艺，后续可通过倒装工艺将芯片倒扣在玻璃基板（Glass）、柔性屏幕（Plastic）或卷带（Film）上，利用热压合或者透过导电胶材使凸块与线路上的引脚结合起来。 金凸块工艺流程 2.铜镍金凸块 铜镍金凸块，CuNiAu Bumping，是一种可优化 I/O 设计、大幅降低了导通电阻的凸块制造技术，凸块主要由铜、镍、金三种金属组成，可在较低成本下解决传统引线键合工艺的缺点。 在集成电路封测领域，铜镍金凸块属于新兴先进封装技术，近年来发展较为迅速，是对传统引线键合（Wire bonding）封装方式的优化方案。具体而言，铜镍金凸块可以通过大幅增加芯片表面凸块的面积，在不改变芯片内部原有线路结构的基础之上，对原有芯片进行重新布线（RDL），大大提高了引线键合的灵活性。此外，铜镍金凸块中铜的占比相对较高，因而具有天然的成本优势。 电子显微镜下的铜镍金凸块结构 由于电源管理芯片需要具备高可靠、高电流等特性，且常常需要在高温的环境下使用，而铜镍金凸块可以满足上述要求并大幅降低导通电阻，因此铜镍金凸块目前主要应用于电源管理类芯片。 铜镍金凸块工艺流程 3.铜柱凸块 铜柱凸块，Cu Pillar，是一种利用铜柱接合替代引线键合实现芯片与基板之间电气互联的制造技术。铜柱凸块技术是新一代芯片互连技术，后段适用于倒装（FC）的封装形式，应用十分广泛。 电子显微镜下的铜柱凸块结构 铜柱凸块技术是在覆晶封装芯片的表面制作焊接凸块，以代替传统的打线封 装，可以缩短连接电路的长度、减小芯片封装体积，使其具备较佳的导电、导热和抗电子迁移能力。 铜柱凸块制造主要步骤包括再钝化、真空溅镀、黄光、电镀、蚀刻等，具体工艺流程图如下： 铜柱凸块工艺流程 4.锡凸块 锡凸块Sn Bumping，是一种利用锡（Sn）接合替代引线键合实现芯片与基板之间电气互联的制造技术。锡凸块结构主要由铜焊盘（Cu Pad）和锡帽（SnAg Cap）构成（一般配合再钝化和 RDL 层），锡凸块一般是铜柱凸块尺寸的 3~5 倍，球体较大，可焊性更强（也可以通过电镀工艺，即电镀高锡柱并回流后形成大直径锡球），并可配合再钝化和重布线结构，主要用于 FC 制程。 电子显微镜下的锡凸块结构 锡凸块技术可以为电镀焊锡或植球焊锡，一般情况下，电镀焊锡尺寸可控制的更小。锡凸块多应用于晶圆级芯片尺寸封装，可以达到小尺寸封装，满足封装轻、薄、短、小的要求。 电镀焊锡凸块工艺流程 植球焊锡凸块工艺流程 当前业内常见的几种SAW filter Wafer Bumping工艺如下： 1、通过打线工艺在晶圆的UBM（Under Bump Metal）上植金球。 2、通过钢网印刷工艺在UBM上印刷锡膏，再经过回流焊成球。 3、先在晶圆的UBM上印刷助焊剂，将锡球放到UBM上，再经过回流焊完成植球。 本文重点介绍第二种工艺。通过对印刷锡膏方案的剖析发现，在Bumping工艺中Bump的高度和共面度（同一颗芯片上Bump高度最大值最小值之差，差值越低越好）是最重要的关键指标（如图1.1、图1.2）。下面从钢网的工艺和设计、锡膏的特性等方面进行分析。 钢网印刷 钢网印刷的目的是使锡膏材料通过特定的图案孔沉积到正确的位置上。首先，将锡膏放到钢网上，再用刮刀使其通过钢网开孔沉积到焊盘上。钢网与晶圆之间的距离（印刷间隙）、印刷角度、压力、速度和膏体的流变特性是确保锡膏印刷的关键参数。一旦钢网开孔被膏体填满，脱模后膏体留在每个焊盘上，沉积在焊盘上的体积取决于钢网的孔距和孔壁的质量、焊盘的表面特性和膏体的流变性能。 钢网的加工工艺与开孔设计 钢网孔壁质量、尺寸一致性、定位精度和钢网生产成本是钢网生产工艺的选择标准。考虑到带有Bump的滤波器是以倒装芯片的工艺应用在前端射频模组里，其特点是Bump的尺寸小（bump高度在50~100μm之间）、间距小、对Bump高度的一致性要求高（共面度在10μm以内）。为了满足以上要求，业内最常选用的是纳米涂层钢网和电铸钢网。 纳米涂层钢网的工艺是：在激光切割的基础上对钢网进行清洗，然后在钢网内壁进行打磨抛光以降低粗糙度，最后涂覆纳米涂层。纳米涂层使接触角显著增加，从而降低钢网材料的表面能，有利于锡膏脱模。 Source: Laser Job 电铸钢网的制作方法是：先在导电基板上用光刻技术制备模板，然后在阻胶膜周围进行直流电铸，最后从光刻胶孔上剥离。电铸钢网的质量和印刷性能取决于光刻胶的灵敏度、所用光刻工具的类型、导电基材的光学性能和电铸工艺。电铸钢网的开孔内壁非常光滑（如图3所示），其印刷脱模的表现也最好最稳定。 Source: Bon Mark 小结，纳米涂层钢网的印刷表现略逊于电铸钢网，其涂层在批量生产一段时间后可能会脱落，但是纳米涂层钢网的价格远低于电铸钢网；电铸钢网的侧壁非常光滑，其印刷表现最好，是超细间距应用的最佳选择，但电铸钢网的价格相当昂贵。钢网的选择取决于客户对产品特性和成本的综合考量。 开孔面积比 由于CTE不匹配会影响封装的可靠性，符合高度要求的Bump在这方面会起到积极的作用。这就要求钢网印刷过程可靠地沉积稳定的锡膏量，以产生坚固的互连。锡膏从钢网孔的释放是由锡膏在钢网孔侧壁和晶圆焊盘之间的相互作用决定的。据文献记载，为了从钢网印刷中获得良好的膏体释放效率，模板开孔面积比[开孔面积比=开口面积/孔壁面积] 应大于0.66。该比率限制了给定孔径大小的模板厚度，并要求使用更薄的模板来印刷更细的间距。随着钢网制作工艺的提升，钢网开孔的面积比可以适当降低，如下图4所示。 锡膏 锡膏是由焊粉和助焊剂均匀混合而成的膏体，其中锡球的形状、颗粒大小、尺寸分布、氧化程度以及助焊剂载体的流变性能和配方体系，都对锡膏的印刷和回流性能起着重要作用。细间距印刷用的焊粉一直是贺利氏电子的优势，因为Welco® technology（一种在油介质中分散熔融合金的制造技术）利用两种不同介质的表面张力存在差异的原理，用工艺配方控制粉末尺寸范围，摒弃了传统的网筛工序，避免了粉末颗粒因网筛而导致的形变（表面积变大）。再者，粉末在油介质中得到充分保护，减少了粉末表面的氧化。Welco®焊粉搭配贺利氏独特的助焊剂配方体系，使印刷锡膏的转化率能够得到保证。 当前市场上SAW/BAW滤波器的应用中常见的Bump高度为50-100μm，结合单个芯片的layout，即相邻bump的最小间距，以及相邻芯片的bump的最小间距，6号粉和7号粉锡膏是匹配的选择。粒径的定义是基于IPC的标准（如图6），即6号粉有80%的焊粉粒径分布在5-15μm的区间。 选择合适粒径的锡膏非常重要，助焊剂体系的选择也是非常关键。因为一些SAW 的IDT 位置是裸露的，焊锡膏或助焊剂的飞溅都有可能影响IDT 的信号和声波之间的转换。对此，贺利氏开发的AP5112和AP520系列产品在开发时均在飞溅方面做了深入的研究，从而尽可能避免飞溅问题。Bump 中空洞的表现也是非常重要的质量指标，尤其是在模组中经过多次回流焊之后。 案例分享 应用：SAW filter 6 inch 钽酸锂晶圆（印刷测试以铜板代替钽酸锂晶圆） Bump 高度=72±8μm；共面度<10μm 钢网开孔尺寸：130*140*50μm 锡膏：AP5112 SAC305 T6 印刷稳定性是影响bump高度一致性的关键因素。印刷窗口的定义通常受印刷设备的能力、钢网的加工工艺、产品设计等因素的影响，通常通过实验验证获得。如图7所示，6号粉锡膏的连续印刷表现优异，没有发现连锡和大小点的问题。Bump的高度数据能够更好地说明。 在回流焊过程中，已印刷在UBM区域的锡膏逐步熔化，助焊剂流至焊锡四周，而焊料熔化后回流到UBM上并在界面之间形成金属间化合物（Intermetallic layer），冷却后形成一定高度的Bump。Bump的平均高度非常靠近目标值，且标准差相对较小，如图8、图9所示。 Bump 高度的指标非常关键，Bump中的空洞也至关重要。在SAW filter上面的结果显示，贺利氏的6号粉和7号粉具有良好的表现，如图10所示。 晶圆级封装最终会以芯片级应用到系统封装，即以倒装芯片的工艺集成到模组里。在此过程中会经历多次回流焊工艺，那么回流焊之后bump内部的空洞会发生怎样的变化？对此，我们测试了3次回流焊之后bump内部空洞的变化，结果如图11所示。 贺利氏的6号和7号粉锡膏对应的Bump，在经过3次回流焊之后仍然能够保持在比较好的水平。 总结，本文简单阐述了晶圆级封装的关键技术点。贺利氏Welco焊粉和独有的助焊剂配方体系能够匹配SAW、BAW 等滤波器的晶圆封装需求。更深层次的技术细节，如Bump高度的设计和球高与锡膏量的关系，敬请期待下一篇文章。不论是晶圆级封装还是先进封装贺利氏都能提供成熟的解决方案。 BUMP植球切线操作详解
摘要： 铜基镀银引线框架作为半导体封装的主要材料之一，其铜面和镀银区易受空气影响造成化学腐蚀，随着时间的变长，此种化学腐蚀程度会不断增加。由于化学腐蚀过度会造成引线框架表面的可焊性降低，最终造成焊线脱落和封装后分层问题，故铜面和镀银区的表面状态对半导体的可靠性有重要影响。本文介绍了铜基镀银引线框架生产过程中不同电镀工艺和铜保护剂类型的差异性，提出了铜基镀银引线框架生产过程中抗化学腐蚀性实现的关键控制点，为引线框架产品可靠性的提升预防提供数据支持。 0 引言 在生产和使用过程中，如果对引线框架保护不当，其表面容易与氧气或硫化物发生化合反应形成组织疏松的变色层；由于该层过厚会降低其与封装树脂之间的结合强度，导致封装树脂和引线框架之间有纳米级的分层和开裂现象，最终出现可靠性问题[1-2]。为了减少分层风险，引线框架设计时会增加锁胶孔、圆形凹孔、半蚀刻区域和表面粗化等方式[3]。其中，铜面和镀银区的表面状态对半导体的可靠性有重要影响： （1）引线框架铜面变色的主要原因。其是由于铜与 氧 气 反 应 生 成 氧 化 铜 （CuO）和 氧 化 亚 铜（Cu2O），CuO 呈黑色，Cu2O 呈红色，这些氧化物会使基材铜进一步氧化[4]，使引线框架表面的金属氧化物结合力下降，从而影响树脂和氧化区的结合。相关数据显示，当塑料方型扁平式封装 LQFP64 的 1.4mm厚度的封装体氧化层厚度的增长到 42.5nm 时，封装体会发生分层和开裂的情况[5-6]，为了避免铜面氧化，通常会在引线框架表面浸润一层铜保护剂。 （2）引线框架镀银变色的主要原因。其是由于镀银层遇空气中的硫化物反应生成硫化银和氧化银。银对大气环 境 中 微 量 的 硫 化 氢（H2S）很 敏 感 ，H2S 浓度 为0.3μg/m3 时，足以引起银的硫化变色[7-8]。单质镀银层暴露于空气中与含硫、硫氧化物、卤化物等接触，易生成氯化银 （AgCl）、硫酸银 （Ag2SO4）、硫化银（Ag2S）等难溶物质，致使银层失去原先的光泽，逐渐变成浅黄色、黄褐色的薄膜，同时会导致导电、导热和焊接等性能降低[9-11]。 本文对镀银引线框架不同电镀工艺对镀银区品质、铜保护剂类型的影响研究，获得镀银引线框架抗化学腐蚀性的最优工艺和使用方案。 1 引线框架制程介绍 引线框架按成型工艺可以分为模具冲压法和化学刻蚀法[12]，典型的模具冲压法和化学刻蚀法的工艺流程如图 1 所示。 另外，引线框架电镀生产流程如图 2 所示。其中，预备处理工序（Pre-Treatment）主要是对镀银前的基材表面进行清洁，确保镀银和基材表面的结合性，包括预镀铜工序（Cu Strike）和防置换工序（Anti-Immersion）。镀银工序（Ag Plating）主要使镀银层表面结晶均匀、具有高耐热性和低硬度，从而保证较高可焊性。后处理工序（Post-Treatment）主要对引线框架进行表面保护，包括抗氧化工序（Anti-Oxidant）和防银胶扩散工序（Anti-EBO）。 2 生产过程对引线框架抗化学腐蚀性的影响 2.1 镀银对引线框架抗化学腐蚀性的影响 2.1.1 喷镀和浸镀的差异 氰化银钾（KAg（CN）2）是电镀液的主盐成分，提供电沉积所需的离子[13]。由于环保要求和无氰镀银稳定性不理想，大部分工厂会选用低氰高速电镀的方式进行镀银，故目前仍以氰化体系占主导地位[14]。常见的引线框架镀银方式分为两种，一种是喷镀银，另一种是浸镀银，这两种工艺重要参数如表 1 所示，从中看出：喷镀工艺使用较高的镀银温度和电流密度，当电流在短时间内增加，而镀液配位能力较弱时，晶体快速成核与生长[15]，电流密度高，需配合较高的氰离子（CN-）浓度，才可以减少晶粒的过度生长；当电流密度降低时，镀银温度窗口减小。因此，镀银电流需符合引线框架电镀的电流密度和温度范围[16-17]。 图 3 是 A194 铜基镀银引线框架浸镀产品和喷镀产品镀银区的 50000 倍扫描电子显微镜（SEM）形貌图，可以看到：①喷镀银面致密性好，晶粒均匀且直径约 2um。②浸镀银面晶粒粗糙且直径约 8um，产生的镀银层晶界明显。应该看到，如果喷镀工艺在极短的时间内一次性完成，即速度在 3~4 秒 / 条，并且Ag+ 的浓度会较浸镀溶液高, 而 CN- 浓度也相对高，则此时的镀液配位能力较强，获得镀银的晶粒度更小。而且，电镀温度较高，镀银层组织更均匀[14]；如果浸镀工艺是以 6~7 秒/ 条的速度通过 4~6 个镀银缸体，则每个缸体中的杂质离子会在镀银区进行沉积，使镀银结构相对疏松且不平整。 我们选取六款 A194 铜基镀银引线框架，在含有相同硫化物浓度的环境下进行放置实验，使用光学显微镜观察引线框架镀银区化学腐蚀变色的情况。镀银层表面的规格按 GB/T 15878-2015《半导体集成电路小外形封装引线框架规范》要求，镀层表面应致密、平滑、色泽均匀呈镀层本色，不允许有起皮、起泡、沾污、斑点、水迹、异物、发花等缺陷。从表 2 可以看到，浸镀样品 D、E、F 样品在室温 48 小时放置后会发生变色现象，而喷镀样品 A、B、C 在室温 72小时放置后无变色现象。 同时，采用日本日立光谱仪（HITACHI Horiba）进行能量色散 X 射线（EDX）分析，获取镀银表面的元素差异，如图 4 所示：镀银区变色有 S 和 O 元素的存在，浸镀银区发生了硫化反应。 实验表明，浸镀工艺的产品镀银区抗化学腐蚀性较弱，而喷镀工艺的产品镀银区抗化学腐蚀性持久时间较长。其主要原因是喷镀工艺的镀银致密度较高，腐蚀性的元素不易与镀银组织反应形成化学腐蚀。另外，由于表面较为平整光滑，在镀银后制程中容易清洗，镀银区含有的杂质较少，无法轻易进行腐蚀原电池反应而导致化学腐蚀。 2.1.2 镀银厚度的影响 我们 选 取 UHE2312152、UHE2311272和UHE2308242 的不同镀银厚度的 A194 铜基镀银引线框架产品，放置在含有硫化物的同一固定环境中，采用 HITACHI Horiba 进行 EDX 分析镀银变色层表面硫含量分析，获得不同厚度与硫含量的关系，如表3 所示。 实验表明：这三款不同镀银厚度的镀层在 48 小时后都有变色现象，硫元素含量和镀银厚度无线性关系。相同镀银工艺的产品，不同镀银厚度对引线框架的抗化学腐蚀性能影响不显著。 2.2 铜保护剂对引线框架抗化学腐蚀性的影响 从“前线分子轨道理论”分析有电子得失的氧化- 还原反应，本质上是还原剂分子最高占有轨道（HOMO）与氧化剂分子的最低空轨道（LUMO）因能级（E）差较大产生电子转移发生氧化 - 还原反应[18]。且铜保护剂大多是有机物，主要呈电负性。目前，第一代铜保护剂为有机硫化合物或氮烯化合物，如图5（a）所示，有机硫化合物被同时吸附在银和铜表面，而氮烯化合物只吸附在铜表面，因此硫系的保护剂较普遍应用在框架镀银上；第二代保护剂是含硫无机物保护剂，如图 5（b）所示，无机保护剂不但具有良好的有机膜防变色效果，同时适用于高热冲击的应用（300℃左右）。图 5 显示了以有机物铜保护剂为例的作用机理。从中看出：①其是以碳链为载体，铜保护的官能团 R1、R2 作为抗氧化功能实现的基团，通过碳链和引线框架表面络合，以达到改变其电荷分布和状态的目的，可使金属表面的能量更平稳，腐蚀速率放缓[19]。②官能团的有机链的组合形式不同，其抗氧化能力也不同。 2.2.1 铜保护的成分差异 传统的防变色处理为六价铬酸盐钝化和苯并三氮唑（BTA）钝化两种。其中，六价铬酸盐因其有强氧化性在铜表面形成钝化层, 铜钝化后电极电位向正方向移动，改变了铜表面的双电层结构，从而使电极电位发生了相应的变化，降低金属表面的氧化速度。另外，有机铜保护剂通常为含氮和含硫的杂环化合物，如苯并三氮唑 （BTA）、和 2- 巯基苯并噻唑（MBT）等，可以在氧化亚铜表面形成致密的 Cu（I）配合物膜，即 BTA-Cu 络合物膜。Cu（I）容易与含硫的缓蚀剂形成稳定的配位键，能承受 200℃以上的热振动[20]。 我们选取不同类型铜保护剂对 A194 铜基引线框架进行烘烤及铜剥离测试，按 GB/T 15878-2015《半导体集成电路小外形封装引线框架规范》要求执行。A、B、C 三款产品在 230℃烘烤 10 分钟后铜剥离测试全部通过，药水 A 和 B 为有机物铜保护剂，而药水 C 添加了巯基有机物。如表 4 所示，A、B、C 三款产品在 200℃烤箱烘烤2min 后，铜保护药水 A和 B 处理的引线框架变色；而药水 C 处理的引线框架未变色，其原因为药水 C 处理过的引线框架具有最好的耐热性。 实验表明，高温型铜保护剂分子中的硫对铜的配位能力更强，它可以明显提高铜保护效果，铜保护剂会在引线框架表面形成巯基（-SH）型保护膜，吸附铜面，以对抗高温高湿环境下引线框架的氧化。 2.2.2 铜保护剂中有无银离子 当铜保护剂中加入适量银盐后，银离子会与铜表面发生置换反应，在铜面形成极薄银层，起到保护铜层和阻止铜层跃迁的作用，如图 6 所示。以 N磺胺噻唑硫代乙醇酸（STG）铜保护剂为例，起保护作用的主要原因是在镀银表面形成了（Ag+ 与 N- 磺胺噻唑硫代乙醇酸的配合物）STG-Ag 等类似的多位点配位配合物，其 N 原子和巯基均可与 Ag+ 配位形成致密的表面配合物膜，有效抑制腐蚀介质与表面的反应，表面膜的良好导电性可归因于多维共轭效应[21]。当铜保护剂成膜后电荷传递电阻大幅度增大，腐蚀介质与银电极发生氧化还原反应的电荷转移阻力增大，银发生的腐蚀难度提高[22]。 本文通过选用浓度为 5ml/L 和20ml/L 的铜保护剂浸润 A194 铜基镀银引线框架后，进行无银离子活化剂和添加银离子活化剂的前后不同温度下的烘烤试验，结果如表 5 所示。当铜保护浓度为 5ml/L时，添加银离子活化剂会提升铜保护效果；当铜保护浓度为 20ml/L 时，添加银离子活化剂与否不影响效果。通常情况下，铜保护过程中银离子活化剂的添加量在 2.7~4.2g/L 之间，在不产生锡渣的前提下，可以确保镀银引线框架的抗氧化性。 实验表明，当铜保护剂浓度较低时，添加银离子活化剂可以提升引线框架抗化学腐蚀性能；而当铜保护剂达到较高浓度时，无论是否添加银离子活化剂，都可以保证引线框架抗化学腐蚀性能。 3 结论 本文通过对引线框架的生产工艺展开研究，阐述了引线框架表面发生变色的影响因子、机理和引线框架表面保护措施。文章结合充分的实验数据及相关文献，从不同种类的镀银工艺和铜保护剂两大方面探讨铜基镀银引线框架抗化学腐蚀性能的影响。主要得到以下结论： （1）浸镀工艺与喷镀工艺对引线框架抗化学腐蚀性能的影响 喷镀工艺由于银离子浓度较大、镀银温度高且镀银时间短，可以获得晶粒细小均匀而致密且平整无杂质的镀银层，使外界污染物与引线框架镀银面的接触面积减小，在后处理工艺或使用环节中不容易残留污染而形成化学腐蚀，从而有效提高引线框架的抗化学腐蚀性能。相同镀银工艺不同镀银厚度对引线框架的抗化学腐蚀性能影响不显著。 （2）铜保护剂类型对引线框架抗化学腐蚀性能的影响 铜保护剂中添加银离子可以提升铜基引线框架抗化学腐蚀性能，铜保护剂中添加巯基有机物对铜保护的抗高温分解性能影响显著，从而提升引线框架的抗化学腐蚀性能。
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各位大拿，给品评下DeepSeek给出的答案怎么样！ 提问DeepSeek： 尽可能详细介绍芯片制造的大马士革工艺 DeepSeek思考： 嗯，用户让我尽可能详细地介绍芯片制造中的大马士革工艺。首先，我需要回顾一下之前的知识，大马士革工艺主要用于金属互连，特别是铜互连，对吧？不过现在得仔细看看用户提供的搜索结果，确保信息准确且最新。 首先看网页1，提到铜大马士革工艺成为主要互连工艺，因为集成电路尺寸缩小，铜的电阻率更低，替代了铝。还有单大马和双大马的区别，双大马步骤更少，成本低。中微公司在刻蚀设备上的进展，特别是在28纳米及以下的一体化刻蚀工艺。这些信息很重要，需要整合到历史背景和制造流程中。 网页2解释了为什么大马士革工艺替代铝制程，铜的优点：电阻率低，电迁移抗性好，制造工艺优势。这里需要强调铜相对于铝的优势，以及大马士革工艺如何解决铜刻蚀的问题，比如介质层刻蚀和CMP的应用。 网页3内容不可用，可能跳过。网页4提到大马士革铜的历史背景，现代应用中的超微细结构、抗氧化性、热稳定性，以及制造流程中的材料准备、光刻、刻蚀、CMP等步骤。还有市场前景，比如5G、AI的应用，这些可以作为应用部分的补充。 网页5详细描述了大马士革工艺的步骤，特别是双大马士革的三种类型：先通孔、先沟槽、自对准。还提到阻挡层的作用，防止铜扩散。这点在制造流程中需要详细说明。 网页6讨论了半大马士革工艺在1.5nm节点的应用，涉及后段器件集成和新的掩膜版技术，还有高深宽比金属线和空气间隙的挑战。这部分可能属于工艺挑战或前沿发展，可以放在技术难题或最新进展中。 网页7对比了单双大马士革工艺，指出单大马用于第一层金属，双大马用于其他层，并解释了先通孔和先沟槽的不同应用节点。还有工艺流程的步骤，比如介质层刻蚀、阻挡层沉积、铜填充、CMP等，需要整合到制造步骤中。 网页8提到华进半导体的专利，关于聚合物介质层的CMP处理，这可能属于工艺中的挑战，比如不同介质层的处理，以及如何优化平坦化。 网页9是专家约稿，详细讨论大马士革工艺的发展现状，包括Low-k材料的使用，双大马士革的流程，以及工艺中的难题如低电阻通孔和电迁移失效。还提到了一体化刻蚀方法（AIO）的优势，这部分可以作为工艺流程中的创新点。 网页10提到刻蚀工艺中的大马士革和极高深宽比刻蚀，在逻辑器件中的应用，特别是28纳米以下的一体化刻蚀工艺。这需要结合到制造步骤中的刻蚀部分，说明其技术难度和重要性。 现在需要将这些信息结构化，分成历史背景、核心原理、制造流程、技术优势、挑战与解决方案、前沿发展等部分。同时注意引用对应的网页编号，比如在提到铜替代铝的原因时引用网页2和网页5，在双大马士革工艺时引用网页1、5、7、9等。 需要特别注意不同网页中的重复和互补信息，比如网页2和5都提到铜的低电阻率和电迁移抗性，网页7和9都讨论双大马士革的步骤。需要整合这些内容，避免重复，同时确保覆盖所有关键点，如阻挡层的作用、CMP的重要性、Low-k材料的使用等。 还要注意术语的一致性，比如双大马士革和Dual Damascene是同一概念。同时，在工艺流程部分需要详细描述步骤，包括介质层刻蚀、阻挡层和种子层沉积、铜电镀、CMP，以及单双大马士革的区别。 在技术挑战部分，要包括电迁移、通孔电阻、高深宽比刻蚀、介质层缺陷等问题，以及相应的解决方案，如复合金属通孔、工艺参数优化、一体化刻蚀方法等。 最后，前沿发展部分可以提到1.5nm节点的半大马士革工艺、混合键合技术、空气间隙和高深宽比金属线，这些来自网页6、9、10的信息，展示大马士革工艺的未来方向。 确保每个部分都有相应的引用，比如在历史背景中引用网页1、5、7，在制造流程中引用多个网页的具体步骤，挑战部分引用网页6、8、9、10，前沿部分引用网页6、9、10等。 需要检查是否有遗漏的重要信息，例如网页4提到的抗氧化性和热稳定性，网页9的Low-k材料要求，这些在优势部分需要强调。同时，网页8提到的CMP处理聚合物介质层的专利，说明工艺中的具体挑战和解决方案。 现在将这些信息组织成一个结构清晰、内容详尽的回答，确保每个部分都有足够的细节和引用支持，并且语言流畅，符合用户要求的专业性和深度。 DeepSeek回答： 芯片制造中的大马士革工艺详解 大马士革工艺（Damascene Process）是半导体制造中用于金属互连的关键技术，尤其在铜互连技术中占据核心地位。其名称源于古代大马士革城镶嵌金属的工艺，通过“先刻蚀后填充”的方式实现高精度金属线路的制备。以下从多个维度详细解析这一工艺： 一、历史背景与技术演进 起源与替代铝制程 传统铝互连在0.18微米以下制程中暴露出电阻率高、电迁移易失效等问题。1997年IBM首次提出大马士革工艺，以铜替代铝，利用铜的低电阻率（1.68 μΩ·cm vs 铝的2.82 μΩ·cm）和更强的电迁移抗性，显著提升了芯片性能479。 关键突破：铜难以通过传统干法刻蚀（生成固态副产物），大马士革工艺通过刻蚀介质层并填充铜，避免了直接刻蚀金属的难题79。 技术发展 从单大马士革（仅刻蚀沟槽或通孔）到双大马士革（同时刻蚀沟槽和通孔），工艺复杂度降低约20%，成本更优。双大马士革成为主流，尤其在28纳米及以下节点中，一体化刻蚀技术（如中微公司的动态极板间距调节设备）进一步提升了精度和效率2912。 二、核心工艺原理与流程 基本步骤 介质层刻蚀：在Low-k介电材料（如多孔SiO₂、FSG）上刻蚀出通孔（垂直连接）和沟槽（水平布线）11。 阻挡层与种子层沉积：通过物理气相沉积（PVD）生成Ta/TaN等阻挡层（防止铜扩散）和铜种子层（促进电镀）1011。 铜电镀与填充：电镀铜填充凹槽，确保无空隙（高深宽比下需优化电镀参数）79。 化学机械平坦化（CMP）：去除多余铜和阻挡层，形成平整表面1011。 双大马士革的两种路径 先通孔后沟槽：适用于65纳米及以上节点，通孔尺寸更小，需高精度光刻胶9。 先沟槽后通孔：45纳米以下节点采用金属硬掩模一体化刻蚀（AIO），减少介质损伤并优化关键尺寸控制911。 三、技术优势 性能提升 低电阻与高频特性：铜的低电阻率减少信号延迟，提升芯片速度，尤其适用于5G、AI等高带宽场景46。 高可靠性与抗电迁移：铜的抗电迁移能力比铝高10倍以上，延长芯片寿命411。 工艺兼容性 高互连密度：支持亚微米线宽（4纳米以下），推动3D封装（如混合键合技术）发展11。 简化流程：无需复杂金属刻蚀，直接填充铜降低缺陷率79。 四、关键技术挑战与解决方案 通孔电阻与材料创新 复合金属通孔：IMEC提出钨-铜复合结构，在10纳米通孔中电阻降低50%，同时提升热稳定性11。 阻挡层优化：采用超薄TaN/Ta阻挡层减少电阻并增强附着力11。 电迁移失效 逆流迁移控制：通过优化沟槽/通孔深径比（如W1=HD/D1, W2=HT/D2）和种子层沉积方向，减少空洞形成11。 高深宽比刻蚀与填充 深宽比>40:1的挑战：在3D NAND等存储器件中，需精准控制等离子体刻蚀参数（如射频能量、气体流量）以避免侧壁缺陷12。 空气间隙技术：通过选择性刻蚀在紧密间距中形成空气层，降低寄生电容811。 Low-k材料缺陷 多孔介质处理：采用低介电常数材料（如SiOCH）时，需避免刻蚀过程中的侧壁弯曲和阶梯缺陷，优化光刻条件11。 五、前沿发展与未来趋势 1.5纳米节点创新 半大马士革工艺：结合自对准图形化与间隙填充技术，支持14-22纳米金属间距，提升后段集成密度8。 混合高度金属线：定制不同高度的金属线优化电阻电容性能，适用于电源线与信号线分离设计8。 封装领域扩展 混合键合（Hybrid Bonding）：利用大马士革铜线路的平整表面实现芯片直接键合，推动2.5D/3D封装发展11。 TSV转接板应用：通过铜电镀填充硅通孔，提升封装互连密度10。 国产替代进展 设备与材料突破：中微公司开发的一体化刻蚀设备已用于28纳米以下逻辑器件，国产CMP技术（如华进半导体专利）在聚合物介质层处理中取得进展21012。 六、总结 大马士革工艺是芯片制造中铜互连的核心技术，其通过介质刻蚀与铜填充的结合，解决了微缩化制程中的电阻、可靠性和集成密度难题。随着先进节点向1.5纳米迈进，工艺创新（如半大马士革、混合键合）和设备国产化将成为突破关键。未来，该技术不仅推动逻辑和存储芯片的性能提升，还将加速先进封装与异构集成的发展2811。
张霞 刘宏波 顾文 周细应 于治水 （上海工程技术大学 材料工程学院） 摘要： 文章以光刻原理为引子，介绍光刻设备的系统结构，解读光刻机行业的发展概况，重点介绍光刻机装备国产化的发展之路，最后，文章提出中国半导体装备业国产化的顶层设计框架。 光刻机，被誉为人类20世纪的发明奇迹之一，是集成电路产业皇冠上的明珠，研发的技术门槛和资金门槛非常高。 光刻机是一种夸张类型的单反相机，将该层次光掩膜版上的事实图形缩小几百万倍，并实际制造出来。最核心的是镜头，这个不是一般的镜头，可以达到高2 m、直径1 m，甚至更大。光刻机是集成电路制造中最庞大、最精密复杂、难度最大、价格最昂贵的设备。光刻机就是将光掩膜版上的设计好的集成电路图形（宏观）通过光线的曝光印制到硅衬底的光感材料（微观）上，实现图形转移。 这一系列的光刻工艺过程在芯片生产过程中需要重复25次左右。整个流程决定了半导体线路纳米级的加工精度，对于功率以及光源的要求也十分复杂，对光刻机的技术要求十分苛刻，对误差和稳定性的要求极高，相关部件需要集成材料、光学、机电等领域最尖端的技术。因而光刻机的分辨率、精度也成为其性能的评价指数，直接影响到芯片的工艺精度以及芯片功耗、性能水平[1]。 1 光刻原理 光刻（lithography）设备是一种投影曝光系统，由紫外光源、光学镜片、对准系统等部件组装而成。在半导体制作过程中，光刻设备会投射光束，穿过印着图案的光掩膜版及光学镜片，将线路图曝光在带有光感涂层的硅晶圆上，如图1所示。通过蚀刻曝光或未受曝光的部份来形成沟槽，然后再进行沉积、蚀刻、掺杂，架构出不同材质的线路[2]。此工艺过程被一再重复，将数十亿计的MOSFET或其他晶体管建构在硅晶圆上，形成一般所称的集成电路。 半导体制程越先进，光刻设备便需要越精密复杂，包括高频率的激光光源、光掩模的对位精度、设备稳定度等，集合了许多领域的最尖端技术。图2是一张ASML的双工作台Twinscan光刻机介绍，各模块的作用如图2所示。 激光器（Laser）：也就是光源的发源地，光刻机核心设备之一。 束流输送（Beam Delivery）：设置光束为圆型、环型等不同形状，不同的光。 束状态有不同的光学特性。矫正光束入射方向，让激光束尽量平行。 物镜（Projection Lens）：物镜用来补偿光学误差，并将线路图等比例缩小。 操作控制单元（Operate Control Unit）：操作控制设备的运行控制电脑面板。 光源（Illuminator）：是光刻的利刃。光源的要求：有适当的波长（波长越短，曝光的特征尺寸就越小），同时有足够的能量，并且均匀地分布在曝光区。紫外光源的高压弧光灯（高压汞灯）的g线（436 nm）或i线（365 nm）；准分子激光（Excimer laser）光源，比如KrF（248 nm）、ArF（193 nm）和 F2（157 nm）。 硅片传输系统（Wafer Transport System，WTS）：用硅晶制成的圆片。硅片有多种尺寸，圆片尺寸越大，产率越高。曝光的特征尺寸越小，产率越高。 扫描刻线阶段（Scanning Reticle Stage）：整个扫描曝光过程中由于硅片台存在急剧的加速阶段及减速阶段，且加速度和减速度a大小一般会达到1~4 g（g代表重力加速度），因此会对步进扫描光刻机造成扰动。由于硅片台和掩模台的运动精度、同步精度等要求，必须对步进扫描光刻机受到的扰动进行有效抑制和补偿，以提高硅片上形成图形的精度。 扫描硅片阶段（Scanning Wafer Stage，SWS）：硅片是圆的，需要在硅片上剪一个缺口来确认硅片的坐标系，根据缺口的形状不同分为两种，分别叫flat，notch。 隔震器（Airmounts）：将工作台与外部环境隔离，保持水平，减少外界振动干扰，并维持稳定的温度、压力。 2 全球光刻机发展概况 目前业界有5家公司，分别是荷兰的ASM L、日本的Nikon、日本的canon、美国的ultratech以及我国的SMEE。 阿斯 麦（Ad v a n c e d S e m i c o n d u c t o r M a t e r i a l s Lithography，ASML）1971年脱胎于飞利浦光刻设备研发小组，1973年成功推出新型光刻设备。早期的发展惨溃，几乎陷入破产境界。一是因为技术落后，飞利浦公司先前研发的技术在漫长的等待中已经过时，远不能满足客户要求；二是市场已经饱和，竞争非常激烈，强手如林，日本的Nikon，Canon，Hitachi，美国的GCA，SVG，Ultratch，ASET，Perkin-Elmer，Eaton，民主德国的Zeiss等相继推出了自己的光刻机产品；三是资金严重匮乏。 但是ASML杀出重围，并成长为光刻机领域的绝对龙头，全球市占率达到近70%，垄断高端EUV（深紫外）光刻机市场。观其成长之路，可谓一段产业传奇。1995年上市，充裕的资金让公司发展提速；2000年推出Twinscan双工件台光刻机（见图2），一举奠定霸主地位；进入EUV时代，得到大客户支持，更是一骑绝尘。可以说ASML的龙头之路既与产业大环境密切相关，也是其自身重视研发，对研究创新始终采取开放态度的必然结果。 随着芯片尺寸不断缩小，EUV设备未形成行业刚需，目前全球一线的逻辑晶圆与存储晶圆厂商，均采购ASML的Twinscan机型，其中英特尔、三星、台积电三大巨头，纷纷入股ASML，以谋求其高端光刻设备共同开发与优先采购权。 ASML的研究团队与供应商及全球顶尖的科研机构、大学建立广泛的合作，采用开放式创新模式，大家在利己最擅长的尖端技术领域进行创新，分享专利成果和研发风险，合作伙伴也可以将这些技术用于其他领域。并且鼓励供应商在制造过程中提出改进意见，具有极高的效率和灵活性。 3 光刻机装备国产化的发展之路 我国光刻机设备的研制起步也不晚。从20世纪70年代开始就先后有清华大学精密仪器系、中科学院光电技术研究所、中电科45所投入研制。 2002年国家在上海组建上海微电子装备有限公司承担“十五”光刻机攻关项目时，中电科45所将从事分步投影光刻机研发任务的团队整体迁至上海参与其中。目前，我国从事集成电路前道制造用光刻机的生产厂商只有上海微电子装备（集团）股份有限公司（SMEE）和中国电科（CETC）旗下的电科装备。 上海微电子装备（集团）股份有限公司（SMEE）是国内技术最领先的光刻机研制生产单位，目前已量产的光刻机有3款（见表1），其中性能最好的是90 nm光刻机。2016年国内首台前道i线扫描光刻机交付用户。2017年4月公司承担的国家02重大科技专项任务“浸没光刻机关键技术预研项目”通过了国家正式验收；2017年10月公司承担的02重大科技专项“90 nm光刻机样机研制”任务通过了02专项实施管理办公室组织的专家组现场测试。 CE T C 的装 备光 刻 机 是 依 托 原 来 中电 科 45所的技术，45所从“六五”开始 一直 从事光 刻 机的研 制 开发 工作，先 后完 成 我 国“六 五”“八 五”“九 五”期 间的1.5μm，0.8 μm，0.5 μm光刻机的研制任务。2002年分步投影光刻机研发团队迁至上海后，目前公司主要研制生产用于100/150 mm中小规模集成电路、二极管、三极管、电力电子器件、MEMS和其他半导体器件制造工艺的单/双面接触接近式光刻机产品（见表2）。 4 结语 SMEE的光刻机、电科装备的化学机械抛光（Chemical Mechanical Polishing，CMP）设备、北方华创的刻蚀机和CVD、盛美的清洗设备、中微的刻蚀机等都是非常有竞争力的，很多产品已经走出国门，或者与国外装备同步验证[3]。客观地讲，这些都是最近几年中国半导体装备产业的亮点。当然这些成绩也只是国产装备的初步发展，要真正做到国产高端装备全面进入市场还有很长的路要走。 第一，装备与工艺的结合问题，一直是制约国产装备进入大生产线的主要瓶颈之一。国际半导体装备厂商，特别是关键的、与工艺密切相关的前道设备厂商在工艺研发上投入巨大，一般都建有相应的工艺研发生产线。而目前国内半导体装备厂商还没有建立自己的工艺研发生产线。工艺固化到装备中，我们还有不小的距离。 第二，坚持自主研发，从零部件入手，掌控核心技术。国家重大专项对半导体设备与工艺的重视，对国产装备业来说是莫大的发展机会。我国不仅要支持关键装备的研发生产，也要支持相关重要零部件厂商。 第三，协同创新，成果共享。目前半导体装备越来越复杂，一家公司独自承担所有零部件的开发确实不易。我们应该利用整个国家、甚至于全球的资源来共同完成。发展装备业，要采取产业链、创新链、金融链有效协同的新模式，专项与重点区域产业发展规划协同布局，主动引导地方和社会的产业投资跟进支持，有效推动专项成果产业化，扶植企业做大做强，形成产业规模，提高整体产业实力。 希望有更多的社会资本能投入中国半导体装备业中，半导体装备的国产化远比芯片国产化有意义。
2024 年，半导体行业表现强劲，预计实现两位数 (19%) 增长，全年销售额达 6270 亿美元。这甚至好于早先预测的 6110 亿美元。2025年的表现可能会更好，预计销售额将达到 6970 亿美元，创下历史新高，并有望实现到 2030 年芯片销售额达到 1 万亿美元的广泛接受的目标。这意味着，该行业在 2025 年至 2030 年期间仅需以 7.5% 的复合年增长率增长（图 1）。假设该行业继续以这样的速度增长，到 2040 年就可能达到 2 万亿美元。 股市往往是行业表现的领先指标：截至 2024 年 12 月中旬，全球十大芯片公司的总市值为 6.5 万亿美元，较 2023 年 12 月中旬的 3.4 万亿美元增长 93%，比 2022 年 11 月中旬的 1.9 万亿美元高出 235%。话虽如此，值得注意的是，过去两年芯片股的“平均”表现一直是“两个市场的故事”：参与生成式人工智能芯片市场的公司表现优于平均水平，而没有这种风险的公司（例如汽车、计算机、智能手机和通信半导体公司）表现不佳。 推动行业销售的一个因素是对新一代人工智能芯片的需求：包括 CPU、GPU、数据中心通信芯片、内存、电源芯片等。德勤的《2024 年 TMT 预测》报告预测，这些新一代人工智能芯片的总价值将“超过”500 亿美元，这是一个过于保守的预测，因为到 2024 年，市场价值可能超过 1250 亿美元，占当年芯片总销售额的 20% 以上。在本文发表时，我们预测到 2025 年，新一代人工智能芯片的价值将超过 1500 亿美元。此外，AMD 首席执行官 Lisa Su 将她对人工智能加速器芯片总潜在市场的估计上调至 2028 年的 5000 亿美元，这一数字高于 2023 年整个芯片行业的销售额。 在终端市场方面，个人电脑销量在 2023 年和 2024 年持平于 2.62 亿台后，预计 2025 年将增长 4% 以上，达到约 2.73 亿台。与此同时，智能手机销量预计将在 2025 年（及以后）以低个位数增长，到 2024 年达到 12.4 亿台（同比增长 6.2%）。这两个终端市场对半导体行业至关重要：2023 年，通信和计算机芯片销售额（包括数据中心芯片）占当年半导体总销售额的 57%，而汽车和工业（仅占总销售额的 31%）则占比更高。 该行业面临的一个挑战是，虽然新一代人工智能芯片和相关收入（内存、先进封装、通信等）带来了巨额收入和利润，但它们只代表了少数高价值芯片，这意味着整个行业的晶圆产能（以及利用率）并不像看起来那么高。2023 年，芯片销量接近 1 万亿，平均售价为每片 0.61 美元。粗略估计，虽然新一代人工智能芯片可能占 2024 年收入的 20%，但它们在晶圆总产量中所占比例还不到 0.2%。尽管预计 2024 年全球芯片收入将增长 19%，但全年硅晶圆出货量实际上预计下降2.4%。预计到 2025 年，这一数字将增长近 10%，这得益于对新一代 AI 芯片中大量使用的组件和技术（如小芯片）的需求，正如我们在 2025 年 TMT 预测报告中提到的那样。当然，硅晶圆并不是唯一需要追踪的产能：先进封装的增长速度更快。例如，一些分析师估计，台积电的 CoWoS（基板上晶圆上的芯片）2.5D 先进封装产能将在 2024 年达到每月 35,000 片晶圆（wpm），并可能增加到 70,000 wpm（同比增长 100%），到 2026 年底将进一步同比增长 30% 至 90,000 wpm。 此外，推动行业创新并不便宜。2015 年，芯片行业整体研发支出占息税前利润 (EBIT) 的平均水平为 45%，但到 2024 年，这一比例预计将达到 52%。研发支出的复合年增长率似乎为 12%，而白色 EBIT 的增长率仅为 10%（图 2）。 最后，值得提醒读者的是，芯片行业是出了名的周期性行业。在过去 34 年中，该行业曾 9 次从增长转为萎缩（图 3）。因此，与 1990 年至 2010 年相比，过去 14 年该行业的极端增长或萎缩似乎有所减少，但萎缩的频率似乎有所增加。目前看来，2025 年前景看好，很难预测 2026 年会带来什么。 这些趋势和其他趋势都影响着我们对 2025 年半导体行业的展望，我们将深入探讨未来一年的四大主题：用于个人电脑和智能手机以及企业边缘的生成式 AI 加速器芯片；芯片设计的新“左移”方法；日益严重的全球人才短缺；以及在不断升级的地缘政治紧张局势中建立有弹性的供应链的必要性。 1 个人电脑、智能手机、企业边缘和物联网中的生成式 AI 芯片 用于训练和推理新一代人工智能的许多芯片价格高达数万美元，用于大型云数据中心。2024 年和 2025 年，这些芯片或这些芯片的轻量级版本也将在企业边缘、计算机、智能手机以及（随着时间的推移）其他边缘设备（如物联网应用）中找到归属。需要明确的是，在许多情况下，这些芯片要么用于新一代人工智能，要么用于传统人工智能（机器学习），或者两者的结合（这种情况越来越多）。 企业边缘市场在 2024 年就已成为一个因素，但 2025 年的问题将是这些芯片的更小、更便宜、功能更弱的版本如何成为计算机和智能手机的关键部件。它们在单芯片价值上的不足可以通过数量来弥补：预计 2025 年个人电脑销量将超过 2.6 亿台，而智能手机销量预计将超过 12.4 亿台。有时，“新一代人工智能芯片”可以是一块独立的硅片，但更常见的是，它是几平方毫米的专用人工智能处理空间，是更大芯片的一小部分。 企业边缘：尽管通过云端实现人工智能可能仍将是许多企业的主导选择，但预计全球约有一半的企业将在本地增加人工智能数据中心基础设施——这是企业边缘计算的一个例子。这可能部分是为了帮助保护他们的知识产权和敏感数据，并遵守数据主权或其他法规，同时也是为了帮助他们节省资金。这些芯片与超大规模数据中心的芯片大致相同，服务器机架的成本高达数百万美元，需要数百千瓦的电力。虽然比超大规模芯片的需求要小，但我们估计，到 2025 年，全球企业边缘服务器芯片的价值可能达到数百亿美元。 个人电脑：预计到 2025 年，搭载人工智能的 PC 销量将占到所有 PC 的一半，一些预测表明，到 2028 年，几乎所有 PC 都将至少配备一些板载人工智能处理，也称为神经处理单元 (NPU)（图 4）。这些搭载 NPU 的机器预计价格将高出 10% 至 15%，但需要注意的是，并非所有人工智能 PC 都一样。根据主要 PC 生态系统公司的建议，只有每秒运算速度超过 40 TOPS 的计算机才被视为真正的人工智能 PC，40 TOPS（每秒万亿次运算）级别是一条分界线。截至撰写本文时，一些买家对这些新 PC 持谨慎态度，要么不愿意支付溢价，要么等到 2025 年下半年推出更强大的人工智能 NPU。 截至 2024 年 12 月，许多已安装的 PC 都运行在 x86 CPU 上，其余则运行在基于 Arm 架构的 CPU 上。联发科、微软和高通于 2024 年宣布，他们将生产基于 Arm 的 PC，特别是新一代 AI PC。目前尚不清楚这些机器在未来 12 个月内会取得多大成功，但这很可能是各家芯片制造商面临的一个关键问题，高通预计到 2029 年，其每年将销售价值 40 亿美元的 PC 芯片。 智能手机：PC NPU 的价值可能高达数十美元，而与智能手机相当的新一代 AI 芯片的价值可能要低得多，我们估计下一代智能手机处理器的硅片价格不到 1 美元。尽管智能手机市场每年的销量超过 10 亿部，尽管我们预测到 2025 年新一代 AI 智能手机将占手机销量的 30%，但以美元计算，半导体的影响可能小于 PC。相反，对于芯片制造商来说，一个有趣的角度可能是看看消费者是否对新一代 AI 手机和功能足够兴奋，以缩短更换周期。消费者在升级之前会保留手机更长时间，而且多年来销量一直持平。如果新一代 AI 热情导致智能手机销量上升，那么它可能会使所有类型的芯片公司受益，而不仅仅是那些自己生产新一代 AI 芯片的公司。 物联网：数据中心的新一代人工智能芯片可能要花费 30,000 美元。个人电脑上的新一代人工智能芯片可能要花费 30 美元。智能手机上的新一代人工智能芯片可能要花费 3 美元。对于在低成本物联网市场中发挥作用的新一代人工智能芯片，它们的成本应该在 0.3 美元左右。这不太可能在短期内发生，但由于数百亿个物联网终端可能需要人工智能处理器，因此这是一个值得长期关注的市场。 需要考虑的战略问题： 尽管目前数据中心的新一代人工智能芯片需求旺盛，但考虑到其对行业增长的重要性，是否有迹象表明需求正在减弱，或者处理正在从数据中心转移到边缘设备？ 鉴于人工智能芯片在数据中心的成功，各种边缘芯片的市场潜力可能会推动并购，并吸引更多私募股权、风险投资和主权财富基金的兴趣：芯片公司已经与金融参与者结盟。我们能在 2025 年看到更多这样的情况吗？ 一些分析师预计，到 2025 年及以后，人工智能推理市场的增长速度将超过训练市场：这会对各个半导体行业和参与者产生什么影响？随着人工智能推理成本的快速下降，它将如何影响半导体芯片？ 随着人们更加关注可持续性，以及由于人工智能推动的电力需求激增而导致的电力消耗压力不断加大，行业如何在笔记本电脑、手机和物联网设备等小型设备中取得电源效率和性能之间的平衡？ 2 芯片设计“左移”，呼吁整个行业加强合作 德勤预测，到 2023 年，人工智能将成为人类半导体工程师的强大助手，帮助他们完成极其复杂的芯片设计流程，并使他们能够找到改进和优化 PPA（功率、性能和面积）的方法。截至 2024 年，新一代人工智能已实现快速迭代，以增强现有设计并发现可以在更短时间内完成的全新设计。2025年，可能会更加重视“左移”——一种芯片设计和开发方法，其中测试、验证和确认在芯片设计和开发过程的早期被提前——因为优化策略可以从简单的 PPA 指标发展到系统级指标，例如每瓦性能、每瓦 FLOP（或“每秒浮点运算”）和热因素。而先进的人工智能功能（图形神经网络和强化学习）的结合可能会继续帮助设计比人类工程师生产的典型芯片更节能的芯片。 领域专用芯片和专业芯片预计将继续比通用芯片占据主导地位，因为多个行业（例如汽车）和某些 AI 工作负载需要定制的芯片设计方法。然而，专用集成电路的广泛采用仍不太明朗，因为此类硬件的开发和维护成本高昂，可能会分散对其他 AI 进步的关注。但这正是新一代 AI 工具可以让公司设计出更专业、更有竞争力的产品（包括定制硅片）的地方。 3D IC 和异构架构带来了与排列、组装、验证和测试各种芯片相关的挑战，这些芯片有时可以预先组装。这种从单个产品设计转向系统设计的转变可以在早期融入软件和数字孪生——强调了早期和频繁测试的重要性。到2025 年，在流程上游同步硬件、系统和软件开发可能会有助于重新定义未来的系统工程，并提高整体效率、质量和上市时间。 为了发展并跟上设计面貌的变化，业界可能需要考虑处理复杂设计流程的新方法。芯片行业已经在探索数字孪生，以逐步模拟和可视化复杂的设计流程，包括移动或交换芯片以测量和评估多芯片系统性能的能力。数字孪生可以越来越多地用于提供物理终端设备或系统的视觉表示（通过 3D 建模），以协助设计的各个方面，包括机械和电气（软件和硬件）。设计师应该与电子设计自动化 (EDA) 和其他高科技计算机辅助设计/计算机辅助工程公司合作，以加强混合和复杂异构系统的设计、仿真、验证和确认工具和能力。他们还应该考虑使用和调整基于模型的系统工程工具，作为更广泛的 EDA“左移”方法的一部分。 由于设计和软件有望在下一代先进芯片产品的开发中发挥关键作用，因此在 2025 年，加强网络防御将变得更加重要。为了与左移方法保持一致，芯片设计人员应在芯片设计过程的早期集成安全性和安全测试。他们应该实施冗余和错误纠正和检测机制，以帮助确保系统即使某些组件发生故障也能继续运行，以及基于硬件的安全功能，例如安全启动机制和加密引擎。 需要考虑的战略问题： 随着芯片设计中的人工智能变得越来越普遍和普遍，并且 EDA 越来越多地支持人工智能，行业如何才能通过始终让人类工程师参与其中并让他们在整个过程中发挥重要作用，主动确保复杂设计过程中的信任和透明度？ 在定制硅片设计的情况下，设备原始设备制造商、产品设计师和芯片设计师之间的关系性质是什么？芯片公司和最终客户之间的一些差异化因素是什么？增加定制化是否会在产品定价方面带来规模优势，或者降低生产原型的成本或加速原型生产？ 新的工具和方法可能需要更广泛的芯片行业（包括 EDA 和设计公司）考虑长期方向和目标。在此背景下，半导体公司应该从系统工程和芯片开发/研发的角度解决哪些方面的问题？ 对更快速、更复杂芯片的设计以及更快的速度不断增长的需求将如何影响制造能力和产能，特别是对于后端参与者（先进封装代工厂和外包半导体组装和测试）？ 3 半导体行业人才挑战加剧 在德勤 2023 年半导体行业展望中，我们估计该行业到 2030 年需要增加 100 万名技术工人，即每年增加 10 万名以上。两年后，这一预测不仅成真，而且人才挑战预计将在 2025 年进一步加剧。从全球来看，各国都无法培养足够的技术人才来满足其劳动力需求。 从核心工程到芯片设计和制造、运营和维护，人工智能可能有助于缓解一些工程人才短缺问题，但技能差距依然存在（图 5）。到2025 年，吸引和留住人才可能仍将是许多组织面临的挑战，而问题很大一部分是劳动力老龄化，这在美国甚至欧洲更为突出。再加上复杂的地缘政治格局和供应链脆弱性，很明显，全球人才供应都面临压力。 随着美国和欧洲制造、组装和测试的回流，芯片公司和代工厂在 2025 年可能会面临压力，因为它们需要在当地寻找更多人才。例如，人才挑战是新工厂开业延迟的原因之一。与此相关的是，“友岸化”（与被视为盟友的国家或地区的公司合作）可以为供应链提供稳定性和弹性，尤其是对美国和欧盟而言。但它也要求在马来西亚、印度、日本和波兰等目的地寻找合适的技能，以帮助满足新的产能需求和人才角色。 芯片公司不能继续争夺同样有限的人才资源，同时还期望跟上行业技术进步和产能扩张的步伐。那么，半导体公司在 2025 年可以做些什么来解决人才难题呢？ 为了吸引人工智能和芯片人才，芯片公司应该考虑提供一种信任感、稳定性和预期的市场增长。这样，他们可以帮助让该行业对高中毕业生和新进入者更具吸引力，从而帮助重振人才渠道。 希望从各自国内芯片法案中获益的国家应考虑将战略目标和与劳动力发展和激活相关的方面纳入其中。一些例子可能包括培训计划、扩大职业和专业教育以及当地芯片公司为获得资金而承诺提供的就业机会。半导体公司应考虑与教育机构（高中、技术学院和大学）和当地政府组织合作，利用芯片资金开发和策划符合该地区特定行业需求的有针对性的劳动力培训和发展计划。 半导体公司应设计灵活的技能提升和再培训计划，以实现职业道路的灵活性，帮助解决未来劳动力技能和差距问题。此外，他们还应实施和利用先进的技术和基于人工智能的工具来评估各种人才相关因素，例如供应、需求以及当前和预计的支出，以执行复杂的劳动力情景建模，以支持战略人才决策。 需要考虑的战略问题： 如何根据专业领域（例如设计和知识产权、制造、操作员、工程和技术角色）对劳动力进行描述和细分？行业如何根据这些角色以及招聘的特定地理区域定制人才采购和技能发展战略？ 一个新兴趋势是代理人工智能：多模式、多代理人工智能能否部分解决迫在眉睫的人才短缺问题？ 在将新人才融入主流劳动力队伍时，应考虑哪些细微差别和因素以确保企业文化的一致性？应解决与人才保留问题和人才管道发展差距相关的哪些风险和陷阱？ 作为未来人才管道开发的一部分，应该考虑哪些相邻的技术劳动力类型，以及整体人才组合应该是什么样子，包括全职和零工，以帮助公司在未来一到两年内占据强势地位？ 4 在地缘政治紧张局势中构建有弹性的供应链 德勤的 2024 年半导体展望已经深入讨论了地缘政治紧张局势，那么 2025 年又有哪些新情况呢？ 一样……但更多。例如，2024 年 12 月，刚离任的政府发布了一份新的美国出口限制清单，主要仍集中在先进节点上（尽管有人猜测限制可能会扩大到包括一些相对不太先进的节点）。这些限制现在包括围绕先进检测和计量的单独附加类别。此外，许多（超过 100 个）新实体（主要是中国）已被添加到受限实体列表中。 作为这些限制措施的一部分，美国似乎正在采取“小院子、高围栏”的半导体出口限制方式。其目的是对相对较小的芯片技术子集施加高水平的限制，重点是国防技术，包括先进武器系统和军事应用中使用的先进人工智能。 新的限制措施（如果由新政府实施）进一步表明，人工智能的发展越来越被视为国家安全问题。在这些新限制措施出台的第二天，中国宣布进一步限制镓和锗（以及其他材料）的出口，这两种材料都是制造多种半导体的关键。正如我们在 2024 年预测的那样，持续的材料限制可能会对芯片行业构成挑战，但也是该行业加大电子垃圾回收力度的当务之急。 2025 年 1 月中旬，已离任的政府宣布了《人工智能技术扩散临时最终规则》。《临时最终规则》将对芯片出口实施新的管制。 在撰写本文时，尚不清楚新一届政府是否会取消 12 月和 1 月的限制措施、进行修改，甚至提出额外的限制措施。 此外，新政府还提议增加关税，包括对来自中国、墨西哥和加拿大的商品征收关税。69鉴于大多数半导体供应链的全球性，即将离任的政府提出的新的人工智能相关芯片出口管制以及计划中的更高关税可能会产生影响，并可能使供应链的管理变得更加复杂，从而转移利润、成本等。而且这种影响可能会影响整个供应链（包括研发和制造），并影响各个国家和地区的行业政策的制定方式。 当然，还有其他地缘政治风险或变化：乌克兰/俄罗斯和中东的冲突仍在继续，可能会影响半导体制造、供应链和关键原材料。但芯片行业还有其他薄弱环节：韩国 12 月的戒严令凸显了全球供应链对某些类型半导体的依赖和集中，尤其是在最先进的技术领域。作为集中度的一个例子，全球近 75% 的 DRAM 内存芯片都是在韩国制造的。 不仅仅是地缘政治因素会中断关键材料供应：2024 年的飓风海伦 (Hurricane Helene) 曾短暂关闭北卡罗来纳州的两座矿山，这两座矿山是全球几乎所有超高纯度石英的产地，而石英对于制造芯片制造过程中的关键部件——坩埚至关重要。由于气候变化，飓风、台风和其他极端天气事件预计将变得更加频繁和猛烈，扩大关键材料来源可能仍是供应链的首要任务。 值得注意的是，截至 2024 年底，美国及其盟友的出口限制措施中一个关键部分正在产生影响：对极紫外光刻机的限制似乎构成了一道障碍，阻止中国公司大规模生产先进节点芯片并获得可接受的产量。虽然使用较旧的深紫外技术制造了数量有限的先进工艺芯片，但良率很低，不经济，这种情况预计至少会持续到 2026 年。 需要明确的是，即使行业增长了近 20%，半导体供应链在 2024 年仍然运转良好。目前，没有理由相信 2025 年的供应链会缺乏弹性，但风险始终存在。考虑到人工智能芯片在 2025 年及以后的重要性（高达销售额的 50%，也许是75%），以及尖端芯片所需的处理器、内存和封装的相对更高集中度，该行业可能比以往任何时候都更容易受到供应链中断的影响。尽管由于各种芯片法案，该行业在地理上的集中度可能会降低——在岸外包、回岸外包、近岸外包和友岸外包等举措都还处于早期阶段——但至少在未来一两年内，该行业仍然非常脆弱。 需要考虑的战略问题： 鉴于不断变化的地缘政治环境和不断升级的出口限制，回流与离岸外包应该如何搭配？行业应如何考虑对曾经友好国家和盟友的现有供应链渠道合作伙伴关系（即友邦外包）的潜在破坏？ 由于不可预测的气候变化影响材料和零部件供应，再加上本已复杂的地缘政治格局，这一因素将如何影响全球数十个国家正在雄心勃勃规划和推广的前端晶圆厂和后端封装测试厂？ 如果贸易战继续升级，对人才的获取和供应意味着什么？出口限制是否会进一步扩大，并最终导致芯片竞赛中各国面临更广泛的人才流动挑战？ 鉴于有将生产活动转移到美国的动机，拥有芯片制造能力的国家将如何应对美国可能征收的额外关税？考虑到更高的成本，高附加值的生产活动是否是转移到美国的理想选择？美国公司是否会重新考虑其离岸制造投资和活动？ 5 未来的路标 展望2025年，半导体行业高管应留意以下迹象： 目前，人工智能在半导体方面的高额支出与企业能够将其人工智能产品货币化之间存在着不匹配的情况。对于 2025 年，“投资不足的风险大于投资过度的风险”这一论点似乎仍占主导地位，但如果这种态度发生转变，对人工智能芯片的需求可能会变得比预期的要弱。 来自敏捷芯片初创公司的竞争可能会加剧，对整个半导体行业的现有企业构成挑战。值得注意的是，人工智能芯片初创公司在 2024 年第二、第三和最后一个季度在全球范围内获得了累计 76 亿美元的风险投资，其中几家初创公司提供专业解决方案，包括可定制的基于 RISC-V 的应用程序、芯片、LLM 推理芯片、光子集成电路、芯片设计和芯片设备。 由于美国和其他主要市场的利率可能会进一步下降，有利的信贷环境可能会成为芯片行业并购的顺风，而该行业的并购在 2024 年已经出现上升趋势。此外，随着两个不同的芯片市场的发展（一个是人工智能芯片市场，另一个是所有其他类型芯片市场），该行业可能会经历并购和整合，尤其是当拥有宝贵知识产权的公司落后于同行并被视为有吸引力的目标时。尽管如此，全球范围内可能出现的更严格的监管和贸易冲突可能会抑制交易环境。 随着地缘政治挑战席卷全球，芯片公司应该做好应对进一步中断的准备。即使回流、友好外包和近岸外包势头强劲，传统的渠道合作伙伴模式和联盟关系也可能被颠覆。长期的地区冲突和战争可能会进一步影响重要材料和库存的流动。所有这些都可能扰乱半导体公司的需求计划，要求它们更加灵活，调整供应链和采购合同以及定价条款。 资本支出和收入的很大一部分是由人工智能和生产这些高度先进的人工智能芯片所需的先进晶圆推动的。然而，汽车、工业和消费领域的晶圆需求仍然低迷，而手机和其他消费产品的需求有所上升。到 2025 年和 2026 年，虽然总体收入和资本支出似乎继续呈上升趋势（至少在未来 9 到 12 个月内），但人工智能相关支出的任何下降趋势和零部件短缺都可能对更广泛的全球半导体和电子供应链产生不利影响。
从用于 MEMS 的大型 TSV 到用于背面电力输送的纳米 TSV，这些互连的经济高效的工艺流程对于使 2.5D 和 3D 封装更加可行至关重要。 硅通孔 (TSV) 可缩短互连长度，从而降低芯片功耗和延迟，以更快地将信号从一个设备传输到另一个设备或在一个设备内传输。先进的封装技术可在更薄、更小的模块中实现所有这些功能，适用于移动、AR/VR、生物医学和可穿戴设备市场。 TSV 最广为人知的用途或许是在高带宽内存中，与 DDR5 内存相比，DRAM 芯片堆叠越来越高，能够以更小的体积和更低的功耗更快地传输数据。TSV 最初用于 CMOS 图像传感器，但它们也支持与微机电系统 (MEMS)、RF 系统和新兴的逻辑器件背面电源方法的逻辑集成，该方法通过薄硅基板将电源连接到正面 CMOS 晶体管。TSV 的尺寸因应用而异，CMOS 图像传感器的 TSV 尺寸为几十到几百微米，硅中介层为几十微米，背面电源传输的 TSV 尺寸为 5nm 以下。 图 1：TSV 的尺寸范围从 µm 到 nm 直径，深度范围也很广。来源：imec 尽管 TSV 的制造已有数十年历史，但这些工艺流程的高成本限制了 TSV 在现有应用之外的广泛普及。随着通孔变得越来越窄、越来越深，制造成本也随之增加，因为更深的沟槽需要更长的时间来蚀刻，连续衬垫和阻挡金属更难沉积，而且必须更精确地控制镀铜以确保可靠的连接。因此，设备和材料供应商非常注重为各种应用生产一致、可靠的 TSV，同时降低成本。 一个关键的工艺考虑因素是 TSV 对周围区域施加的机械应力和热应力。通孔的纵横比（特征深度与直径之比）越大，制造工艺对周围硅片产生的拉伸应力就越大，这会影响载流子迁移率，进而影响晶体管的开关速度。这就是工程师们谈论所谓的“禁入区”的原因，禁入区是周围必须没有任何有源电路的区域。不幸的是，随着 I/O 数量的增加和 TSV 之间的间距越来越小，所需的禁入区不断缩小。在某种程度上，芯片布局正在从系统级优化 TSV 布局（系统级协同优化），以便更有效地利用宝贵的硅片空间。工程师们也在探索 TSV 邻近效应的原因，这有助于最大限度地缩小这个缓冲区的大小。 Ansys产品营销总监 Marc Swinnen 表示：“中介层由硅制成，而 TSV 则用铜填充，因此 TSV 和中介层之间存在不同的膨胀。这意味着 TSV 的分布将决定物体的弯曲程度。理想情况下，您希望将这些 TSV 分布在一个完美的网格中，以便应力均匀地分散到各处，但 TSV 的放置方式并非如此。它们的放置是为了实现连接，这意味着您拥有 TSV 集群，然后是一些空隙。因此，TSV 分布将导致各处应力不对称。” 为了测试紧密排列的 TSV 是否会产生影响长期可靠性的应力，索尼的 Masaki Haneda 及其同事最近测量了三晶圆堆叠中的 TSV 邻近效应，这些堆叠中的 TSV 间距为 6µm，铜-铜混合键合连接为 1µm。研究人员表示：“特别是要以更密集和更精细的间距布局 TSV，了解 TSV 邻近效应对于最大限度地减少器件放置的禁入区非常重要。”他们将硅阱电阻放置在靠近第二晶圆上的 TSV 处，因为电阻对硅 TSV 邻近效应很敏感。在这种情况下，在测试了 TSV 中氧化物的应力诱导空洞和时间相关电介质击穿 (TDDB) 后，确保了高可靠性。 TSV 对可靠性问题的敏感性很大程度上归因于工艺问题。与体积小得多的 BEOL 铜互连类似物一样，TSV 制造所涉及的所有步骤都依赖于之前工艺的良好结果。“填充不良的 TSV，例如填充不足或填充有空隙的通孔，会导致产量损失，” Lam Research先进封装技术总监 CheePing Lee 表示。“填充不良是一个具有挑战性的问题，可以归因于多种因素，例如传入晶圆质量差（电镀前种子覆盖不连续），或电镀设备或化学问题。” TSV 的制作方法 电镀只是 TSV 工艺中的一个步骤。制造 TSV 总共需要五个工艺步骤。首先，通过光刻图案化定义沟槽特征，然后进行反应离子蚀刻 (RIE) 步骤，在硅基板上创建各向异性（大多为单向）沟槽。接下来，沿侧壁沉积一层薄 SiO2衬垫，防止硅受到铜污染。然后，使用 PVD、长距离 PVD 或可能的原子层沉积 (ALD) 沿通孔侧面和底部共形沉积 TaN 或 TiN 等阻挡金属。然后，使用电化学沉积 (ECD)（也称为电镀）将铜完全填充间隙。最后，使用化学机械平坦化 (CMP) 将顶部的铜覆盖层抛光掉。 值得注意的是，根据具体应用，TSV 中可以使用除铜以外的其他导体。多晶硅填充通常用于 MEMS，而钨填充可用于标准单元的背面电力传输连接。 硅的反应离子蚀刻 (RIE) 遵循 Bosch 方法，其中蚀刻（使用 SF 6气体）在多个重复循环中快速切换到钝化（C4F8）。蚀刻和沉积之间的这种切换会沿沟槽产生扇贝状轮廓。必须完全优化 RIE 工艺以创建光滑的通孔，从而实现所需的金属台阶覆盖率和低总电阻。沉积和蚀刻之间的更快切换可以加快该过程。 衬垫氧化物通常使用等离子增强 CVD 沉积。此外，整个 TSV 构建过程中都使用湿式清洁步骤，以确保在下一个工艺步骤之前清除所有工艺残留物和颗粒。 重要的是，TSV 流程可以在制造任何有源器件之前插入，这称为先通孔处理。中间通孔涉及在前端器件存在之后（线路前端）但在形成接触和金属互连（线路后端）之前进行 TSV 处理。第三种可能性是后通孔，发生在部分或全部后端互连到位之后。 CMOS 图像传感器是首批使用 TSV 的应用之一，它们采用后通孔方法。使用晶圆对晶圆混合键合将各个晶圆连接在一起后，TSV 流程在晶圆背面进行。先通孔 TSV 用于硅中介层，而中通孔或后通孔方法正在为新兴的 3D-IC 市场开发。 在任何 TSV 工艺步骤中都可能形成多种类型的缺陷，这些步骤包括光刻、深反应离子蚀刻 (DRIE)、氧化物衬垫沉积、阻挡金属沉积、铜种子、铜电化学沉积（电镀）和 CMP。电镀后，铜中的任何空隙都可能导致电阻升高、机械强度下降，甚至设备故障。需要注意的其他突出缺陷包括图案错位、沉积不均匀和填充不完整，这些缺陷可能会降低性能或成为长期可靠性风险。 随着 TSV 尺寸越来越小，薄阻挡层金属仍需要提供保形沉积，尽管批量生产中的低产量迄今为止使工艺流程中保留了更成熟的沉积工具，但 ALD 仍被视为一种替代方案。“原子层沉积是一种众所周知的技术，但挑战在于将 ALD 引入大批量环境，”Lam Research 客户支持业务集团和全球运营执行副总裁 Patrick Lord 在最近的一次演讲中表示。“随着尺寸不断缩小，接触点数量和接触电阻不断增加。ALD 工艺的改进使我们能够最大限度地增加导电材料的面积，以最大限度地降低电阻。挑战在于如何高效地完成这项工作。” 但并非每种应用都会将 TSV 工艺推向极限。以采用 TSV 的 8 层、12 层和 16 层 DRAM 堆栈为例，这些堆栈使用薄硅片两侧的微凸块进行连接。“对于 HBM，TSV 变得更小，但也更浅。纵横比保持在 10:1 左右，”Lee 说。“目前，重点是提高 TSV 形成设备的生产率，因为 TSV 制造成本高昂——例如，蚀刻速度更快，同时保持整个晶圆的通孔深度和轮廓均匀。” 电镀平台供应商寻求快速填充晶圆上的 TSV 沟槽，并实现晶圆与晶圆之间的一致性。此工艺优化需要工具制造商和材料供应商密切合作，开发在电镀槽中精确管理的专用 TSV 电镀化学品。电镀化学品包括可提高附着力并促进较小沟槽填充的整平剂。 TSV 流程的目标是持续创建低应力、无空隙的 TSV。TSV 技术可实现芯片间的高密度垂直互连，从而显著减小终端设备的三维尺寸。与长引线键合相比，较短的互连长度还可降低设备的功耗、提高数据传播速度并提高系统的可靠性。这就是 TSV 技术对 3D 技术的成功至关重要的原因。 TSV 流程还需要与后续焊料凸块、微凸块或混合键合互连紧密集成。机械和电气因素都会发挥作用。微凸块的关键参数包括 TSV/凸块/PCB 接口处的出色电阻率、一致的凸块高度（共面性）、无部分或完全损坏的凸块、凸块之间无短路等。 从整个系统的角度来看，行业需要时间才能从高端应用（例如与高带宽内存集成的 HPC 上的 SRAM）转向集成具有不同功能的多种设备（例如光子集成电路、逻辑和内存、射频和毫米波、电容器等）。封装级系统建模已经在进行中，这有助于构建有价值的原型，以帮助理解各种 3D 集成问题以及它们如何影响系统性能和可靠性。 Amkor公司负责芯片和倒装芯片 BGA 封装开发和集成的副总裁 Mike Kelly 表示：“封装组装中的虚拟制造使公司能够在创建物理原型之前评估设计变更对制造工艺的影响。这不仅加快了产品开发周期，而且还最大限度地降低了代价高昂的错误风险。” nSV 背面供电的出现是三大代工厂为 2nm 节点器件开发的一种新方法。通过在先进逻辑芯片中使用大约 15 层铜互连将电源与信号线隔离，背面配电可通过降低电压下降和 RC 延迟将功率损耗降低高达 30%。 背面供电至少有三种方法，每种方法的工艺复杂程度都在不断提高，但都具有更好的扩展性和性能优势。最激进的形式是在制造器件之前在鳍片之间创建纳米硅通孔（先通过）。最不激进的形式是将电源线向上铺设到已制造的器件上方（通过中间）。 “第一种方法是从正面到背面的 TSV 或接触。 因此，你可以想出不同的方法，但不可避免的是，你需要有 3D 空间来制作那个接触孔，”imec 高级研究员、研发副总裁兼 3D 系统集成项目总监 Eric Beyne 解释道。“它位于标准单元的 Vdd 和 Vss 边界处。这就是所谓的背面 TSV 的用武之地。” 这种金属触点可以从晶圆的正面创建，然后抛光硅片以露出触点。或者，该过程可以从晶圆的背面进行，并在正面进行抛光。“或者你可以采取中间步骤，就像我们展示的将纳米硅通孔置于埋入式电源轨上一样，”Beyne 说。 图 2：正面供电网络（左）至背面供电网络（中）至带有 nTSV 的 BSPDN。 来源：imec Imec 最近提出了不同的集成方案，Beyne 及其同事展示了 nTSV 先行和 nTSV 后行流程。这些工艺包括将硅片背面研磨至 5µm 厚度（最终为数百纳米）、晶圆间键合和光刻校正，以解决制造和键合热工艺造成的变形。最终的 nTSV 尺寸在 1µm 以下，深度为 5µm。 另一个问题是细间距金属层的电阻增加，这会增加 BEOL 中布线资源的使用，以低阻抗传输电力。这对 EDA 工具的布局布线效率造成了额外的限制。 结论 小芯片概念的出现和 3D 集成应用的不断增长引起了人们对硅通孔技术的极大关注。TSV 在硅中介层和三维 (3D) 异构集成方案中起着至关重要的作用。随着互连集成密度的不断提高，具有小临界尺寸 (CD) 和高纵横比 (AR) 的 TSV 的金属填充变得越来越具有挑战性和成本。因此，越来越多的趋势是研究高质量和低成本的方法来创建和填充更小、更深的 TSV，同时确保与其他芯片的出色连接，无论它们是连接到凸块、微凸块还是混合键合。 工具制造商和材料供应商将继续开发用于互连 3D 封装并最终用于 3D-IC 的下一代 TSV 解决方案。
光刻对准标记的简单介绍 微纳加工时为保证器件功能正常，属于单一结构的不同光刻步骤的图案必须相互对齐。在光刻技术中，光刻辅助对准标记（以下简称对准标记）是用于实现光刻层之间对准和对位的关键元素，它们是位于光刻掩膜和基片（或芯片）上的特殊图案，通常为一组小而精确的几何形状。对于多层光刻工艺，每一层的对准标记都会被设计师精心布置和制造。科学的、布局合理的对准标记在器件的制备过程中扮演着重要的角色。 在光刻处理晶圆的时候，晶圆上通常包括一组对准标记，这些标记具有高精度特征，以便后续曝光以这组标记作为参考（如图1所示）。对准标记通常也被包含在后续图层中，因为随着工艺流程的进行，原始对准标记可能会被抹去。要给晶圆上的每个对准标记加上标签/标号，以便我们更好的识别它，并且每个图案都应该指定好它对应的标记（及其位置）。这样操作人员可以通过观察这些对准标记，很容易在短时间内找到正确的特征，从而快速准确地确认掩膜版和晶圆的相对位置。 图1：使用对准标记来对齐后续图层 根据所用光刻设备的不同，掩膜版上用于对准的标记图形可能会转移到晶圆上（如图 2 所示）。 图2:在光刻过程中将掩膜对准标记转移到晶圆上 （接触式光刻） 在这种情况下，必须设计对准标记的位置，使其不会影响后续的晶圆加工或设备性能。例如，图3所示的对准标记在晶圆DRIE蚀刻后将不复存在。掩膜对准特征的图案转移到晶圆上还可能会抹去晶圆上的对准特征。在这种情况下，对准标记的设计应尽量减少这种影响，或者在晶圆上复制多个对准标记，这样就会留下对准标记，供其他掩膜套准。 图3:晶圆蚀刻的对准标记设计考虑不周 （十字标记被刻蚀并丢失） 对准标记在晶圆上也不可以随意放置，因为用于执行对准的设备可能行程有限，因此只能对准晶圆上特定区域内的特征（如图4所示）。区域位置的几何形状和大小也可能随对准类型的不同而变化，因此在确定对准标记的位置之前，应考虑所用的光刻设备和对准类型。通常使用两个对准标记来对准掩膜和晶圆，一个对准标记足以在x和y方向上对准掩膜和晶圆，但需要两个标记（最好间隔较远）来校正旋转中的微小偏移。 图1：使用对准标记来对齐后续图层 对准标记在光刻技术中发挥着至关重要的作用，它们提供了对准、补偿和反馈的参考点，确保多层光刻工艺的精确性和可靠性。通过对准标记的使用，可以实现高精度的图案转移，满足当今微电子和集成电路制造中对高分辨率和尺寸精确度的要求。 下面是给大家的 一些设计掩膜版时的小建议 01 为了避免光刻过程出现错误，要求光刻版上须有唯一的标识（通常包含光刻版的名称、制版日期和版本号、层号)，在光刻版上的右下角（注：铬面朝上）清楚地标注，这将有利于操作人员的辨认。另外最好将这个标识登记在光刻工艺的流程单上。 02 对准标记的作用在于迅速地定位并且完成精确的套准，也就是要兼具粗对准和精对准的双重功能。 03 对准标记的布局要遵循唯一性和冗余性。在同一单元，不要出现两套一样的对准标记，否则容易引起图形错位对准。同时，对准标记要备份一到两组以防对准标记遭到破坏。备份的对准标记与主标记要采用不同的精对准标记。 04 选取合理的套刻关系，应尽量避免单一方向的逐次套准，减少套刻累积误差。对准标记的损坏和再生，在深腐蚀中，凸角的对准标记图形会受到破坏，这时要根据实际情况考虑对准标记的再生或者保护。 主要参考文章： https://sites.engineering.ucsb.edu/~sumita/courses/Courses/ME141B/Alignment.pdf 微电子行业光刻辅助对准标记规范(草稿)
摘要 随着新一代信息装备内部SiP集成密度不断提升，传统的平面混合集成技术已接近极限，芯片三维 集成技术必将成为未来SiP内部集成的主流形态，激光隐形切割技术是芯片三维集成技术的关键技术之一。介绍 了激光隐形切割技术在芯片三维集成中的用途。通过传统分片技术与隐形切割技术的比较，阐述了各种晶圆分片 工艺的技术特点，对隐形切割的基本原理、改质层的形成机理、切割方法、激光器参数选择做了详细分析。重点 介绍了隐形切割技术在GaAs芯片三维集成分片工艺中的典型应用，对有关问题给出了解决方案。 新一代信息装备向着“一体化、网络化、微型 化、智能化”方向发展，其核心就是基于一体化综 合阵列来开展研究与攻关，而极致轻薄的阵列形态 就需要微系统三维异构集成技术的支持。传统平面 混合集成技术已无法满足需求，亟需采用芯片三维 集成 (3D IC)技术将SiP集成密度提升1~2个数量级。芯片三维集成技术是微系统三维异构集成的核心内 容之一，该技术有两大内涵：一是将传统的“芯 片金丝互连”转变为“无引线倒装互连”(如图1所 示)，以解决高密度集成瓶颈问题；二是将装配方式 由“先切后装”转变为“先装后切”(如图2所示)， 将散件来料装配转变为整晶圆装配，大幅提升集成精度、一致性、生产效率。对此，有两个工艺技术 尤为重要，首先需要采用高精度倒装焊接工艺实现 芯片无引线互连，以提升产品通道的幅相一致性、 减小损耗，并减少引线弧高和焊盘所占用的集成空 间。其次需要采用激光隐形切割工艺实现芯片三维 集成后的晶圆分片，通过该工艺能力形成无粉尘、 切割道小、完全干法的晶圆分片能力，实现针对植 球或芯片堆叠后的晶圆的高品质切割，以满足“先 装后切”的批量制造转变。 1 芯片三维集成技术 单芯片降低特征尺寸实现功能密度的提升越来 越难，并且现有基于引线互连的平面混合集成技术 的集成能力已逼近极限，芯片三维集成提升集成度 已成为业界共识。通过无引线的互连方式，实现芯 片与芯片的直接三维堆叠，即芯片三维集成技术， 提升功能密度、实现宽带数据交互、降低收发延 时，是微系统高密度集成的必然选择。 芯片三维集成通过微凸点实现芯片之间的面对 面直接互连，减少了基板的成本和装配环节，提升 了单元集成密度，其典型应用如图3所示。T/R组件 中幅相控制器件是重要功能器件，芯片面积大，宽 带芯片尺寸一般大于4 mm×4 mm，且必须配套互补 金属氧化物半导体（CMOS）的波控芯片使用（芯 片尺寸2 mm×2 mm），单层电路平铺方式无法满足 要求，采用3D IC的方式可以实现该幅相多功能芯片 与波控芯片的三维堆叠，保障功能性和可靠性的同 时，提升集成密度。 芯片三维集成的典型工艺流程如图4所示，可以 看出有两个关键工序都要采用晶圆分片，分别于植 球后的晶圆切割和芯片三维堆叠后的晶圆切割。 2 晶圆分片工艺分析 晶圆分片是芯片三维集成关键步骤之一。为了 满足产能、良率和可靠性目标，晶圆分片过程要求 更可靠和高效。随着一代又一代的技术更迭，芯片 封装尺寸减小，数字IC采用了更为复杂的Low-k 层 间介电层（Inter-Layer Dielectric，ILD）材料，微波 集成电路采用了化合物半导体（GaAs、SiC等）材 料，对于晶圆分片工艺的要求变得越来越苛刻，传 统的砂轮切割已不再适应，发展出了激光切割和等 离子切割技术。 2.1 砂轮切割 砂轮切割是半导体行业最成熟的晶圆分片工 艺，但由于砂轮刀片是一种机械分片过程，过程中 会产生机械振动和应力，可能产生崩边、裂纹、沾 污、介电层起层等现象（如图5所示），切割过程还 需要研磨液冲刷降温和清洗粉尘。 2.2 激光全切 如图6所示，当切割速度要求比较高或晶圆厚度 减小时，砂轮分片的工艺良率会降低。然而，在先 进封装中，半导体晶圆会越来越薄，当晶圆厚度小 于150 μm时候，推荐采用激光切割工艺。相较于传 统的金刚石砂轮切割工艺，激光切割通过高速运行 的脉冲激光器对材料进行非接触式加工，激光全切 主要针对切割道中含Low-K层或金属层的晶圆，因 Low-K层材质既硬又脆，机械强度低，若使用普通 的刀片进行切割加工，会发生Low-k层或金属层起 层和外观不良。因此必须先用激光开槽设备去除切 割道表面的Low-K层再用砂轮切割，或直接用全自 动激光设备进行全切。激光全切相比砂轮切割，有 效减少了碎屑和崩边。但整个加工过程是利用激光的高能量将材料从表面到底部全部烧蚀去除，为避 免烧蚀过程对芯片产生不良影响，仍然需要涂保护 胶并清洗，必要时清洗液还需要进行危化处理（如 GaAs晶圆切割后排废液）。 2.3 激光隐形切割 激 光 切 割 工 艺 又 分 为 激 光 完 全 切 割 （ F u l l Cutting，简称全切）和激光隐形切割（Stealth Dicing，简称隐切）两种方式。激光隐形切割技术主 要是将脉冲激光透过晶圆表面在材料内部聚焦，在 材料内部形成改质层，再借由扩膜或裂片等方法将 晶圆分割成单颗晶粒。切割材料的表面基本没有碎 屑产生；同时隐形切割采用干法工艺减少了生产过 程中的清洗工序，同时解决了传统切割技术在芯片 分割过程中带来的机械及热损伤问题，可以明显减 少解理过程中产生的崩边和斜边等缺陷，提升产品 良率。得益于激光隐形切割的原理，隐形切割的切 割道宽度比砂轮切割和激光全切的切割道窄，有助 于减小切割道宽度和增加晶圆上的晶粒数，提高单 位面积晶圆上芯片的产出率。 2.4 等离子切割 晶圆厚度小于50 μm时兼顾切割效率可以采用 等离子切割工艺。等离子切割工艺基本原理是使用 反应气体进行干法刻蚀，类似于硅通孔技术（TSV） 的深孔刻蚀工艺。该工艺最大的特点是能够在整个 晶圆表面同时进行高精度加工，效率非常高，很适 合于超薄的微小芯片的分片，加工过程芯片损伤 低，并可以进行异形加工。 综上所述，砂轮切割、激光全切、激光隐形切 割、等离子切割四种晶圆分片工艺各有不同的特点和应用场景（见表1）。对于射频芯片三维集成中 常用到GaAs芯片、3D IC和微机电系统（MEMS）等 无法清洗的微结构，激光隐形切割技术无粉尘、完 全干法工艺的优势非常明显。过去该技术长期被国 外垄断，目前国内一些半导体装备制造企业已获得突破。 3 激光隐形切割技术 隐形切割的原理（如图7所示），激光在聚 焦透镜等光学机构的作用下，超短脉冲激光束在焦 点附近的空间上高度聚焦压缩，焦点区域的晶圆材 料吸收激光的高峰值功率，发生多光子吸收效应， 将电子从材料中激发，形成自由电子，随后由于库 伦斥力直接破坏材料结合的分子键或原子键，材料 单晶结构收缩，晶状改变产生了微爆点，连续等间 隔裂痕，形成向晶片正排列的爆点在材料内部引起 一定深度的改质层。改质层上下两侧的单晶结构因 非线性吸收应力而产生从两个表面向外延伸的“龟 裂”，这种龟裂现象是促使晶片分割的重要因素。通常将上述的改质层及其周边材料的龟裂区称之为 SD（Stealth Dicing）层（如图8所示）。 由此可见，激光隐形切割是一个完全干法、 无尘的工艺，对于无法清洗的微结构（如3D IC、 MEMS）和对微粒敏感的光学器件都有明显应用优 势。对于植球后的晶圆或芯片三维堆叠后的晶圆一 般都不便于湿法清洗，尤其针对有空气桥的晶圆产 品，冲洗会将空气桥冲塌。同时对于微波集成电路 常用的GaAs材料而言，由于As为危化品，砂轮切割 或激光直切，都会产生有毒的粉尘与废水，处理困难。而采用激光隐形切割，加工效率高，切割效果 好，几乎没有芯片损坏的风险，并可实现GaAs表面 几乎无粉尘污染，材料低损耗，进一步有效避免粉 尘与废水的产生，是一个环保的低成本方案。 4 GaAs晶圆激光隐形切割方法 以GaAs晶圆隐形切割为例，分片全流程步骤 为：贴膜→隐切→裂片→扩膜，系统工作原理如图9 所示。 4.1 贴膜 贴膜主要用于圆片分片前的晶圆保护，防止薄 片分片时芯片移位或颗粒物飞溅。晶圆贴膜按照工 作方式可分为滚压式和真空式。滚压式贴膜在工作 过程中由滚筒与圆片轻微接触以排出圆片与膜之间 的空气，因此圆片会承受一定的压力，详见图10所 示。真空式贴膜则是通过抽真空的方式将圆片与膜 之间的空气抽排干净，实现晶圆与膜的紧密贴合，整 个过程中圆片仅承受很小的压力，详见图11所示。 4.2 隐形切割 如图12所示，激光隐形切割过程是通过透镜将 均匀发出的激光束聚焦到材料的内部，晶圆在高精 度平台的匀速运动带动下，在材料内部形成等间距 的微爆点，从而实现将材料隐形切割的目的。当激 光束聚焦在GaAs材料内部时，多光子吸收的能量不 会大量转化为热能，只会在材料内部引起一定深度 的改质层，形成改质层后，通过裂片机和扩膜机分 离芯片。此工序激光器的参数选择是关键。 4.3 裂片 GaAs材料的解理性不如Si材料，隐形切割不能直接扩膜，如图13所示，需要一台裂片设备通过裂片 刀纵向施压，辅助晶圆解理开。需要通过选择裂片 机合适的速度和功率，调节裂片刀的压力，压力大 小与产品的厚度有关，也与隐形切割的SD层厚度有 关，其中SD层占晶圆厚度的百分比是裂片最关键的影响因素。 4.4 扩膜 晶圆的扩膜分离原理如图14（a）所示，当扩膜 机的圆柱台从底部向上推动扩晶环，扩晶环与贴片环 （铁环）之间的距离拉大，UV膜会受拉伸后产生一 个径向的张力向四周扩展。如图14（b）所示,工艺过 程中为确保质量，要用一个尺寸合适的扩晶环（尼龙环）让受力更均匀。 5 GaAs隐形切割的激光器关键参数分析 激光器参数的理论分析对工艺需求方案和技术要 求的提出至关重要，隐形切割应根据晶圆材料特性选 择合适的激光波长，使激光能够透射过晶圆表层，在 晶圆内部形成焦点（即所谓的半透明波长）。首要条 件是激光光子能量小于GaAs材料的吸收带隙，在光学上呈透明特性。只有当光子不被或少量被材料吸收 时，光学上才会呈现透明特性。光子吸收作用可以引起电子在不同的状态之间的跃迁，使电子从低能级跃 迁至高能级。半导体对光能量吸收的强弱，通常用吸 收系数描述。假设光照强度为I(x)，单位距离的吸收 系数为α（单位为cm-1），在dx内吸收能量为： dI(x)=-α·I(x)dx （1） 则半导体的内部光强可表示为：I(x)=I(0)·e -α·x) （2） 其中，吸收系数是光能量的函数，吸收系数对 光能量（波长、波数或频率）的依赖关系称为吸收 光谱。图15所示为常见半导体材料（如Si、Ge、GaAs等）的吸收光谱，波长在0.87 μm附近GaAs吸收 系数发生剧烈变化是由于GaAs的载流子吸收光子能 量，使其从低能级跃迁至高能级产生的。对此，波 长短于0.87 μm激光束不能穿过GaAs晶圆，波长大于 0.87 μm可以穿过GaAs。这个波长就是GaAs材料的长 波限λ0。 长波限λ0所对应的光波波长决定了能够引起半 导体本征吸收最低限度的光子能量，对应于频率方 面存在一个频率界限v 0，当频率低于v 0（或者波长长 于λ0）时，不可能产生本征吸收，吸收系数迅速下 降，这个波长λ0（或者频率界限v 0）称为半导体的本征吸收限。 可以发生本征吸收的光波波长小于等于禁带宽度，即： hν=Eg=hc/λ0 （3） 式中：Eg是半导体材料的禁带宽度；h是普朗克 常数；c是光速。代入可得： λ0=1.24/Eg （4） 计算可得Si的长波限λ0≈1.1 μm，GaAs的长波限λ0≈0.867 μm。对于芯片三维集成采用的GaAs晶 圆来讲，尽管晶片厚度、杂质成分及其含量等因素对 光谱吸收率有影响，GaAs材料主要吸收波长0.87 μm 以内包括近紫外波长的光，而对近红外的波长较长的 光通过率较好。因此，隐形切割GaAs材料晶圆时，通 常选择波长为1 064 nm的红外激光（激光全切一般选 用紫外激光）；隐形切割Si材料晶圆时，通常选择波 长为1342 nm的红外激光，以便激光透过晶圆表面， 在聚焦透镜等光学机构的作用下，在晶圆上下表面之 间的中间层可选择的聚焦。同时，尽可能地减少入射 表面和激光焦点之间的材料层对激光的吸收作用。 GaAs隐形切割选用重复频率很高的超短脉冲红 外激光束，激光功率大于5 W，脉冲宽度时间小于 100 ns，将激光吸收能量压缩到阈值水平，以获得较 理想的改质层效果并控制热影响区域。实际上吸收系 数随着温度的升高呈指数级增加。因此，脉冲宽度参 数也非常关键，不能太小要确保有足够能量在聚焦区 域被吸收形成改质层，又不能太大让改质层周围区 域温度过高。图16（a）是隐形切割后的GaAs晶圆样 品，图16（b）是用显微镜观察隐形切割后的GaAs 晶圆样品的切割断面，可以看到，沿100 μm厚样品 的厚度方向，在晶圆中间层形成的一个几微米宽、 30 μm左右厚的改质层。从图16（b）可以观察到一 条垂直的龟裂纹，从SD层的顶端和底端向芯片的前 后表面延伸。芯片分离效果如何很大程度上取决于 这条垂直裂纹向芯片的前后表面扩展的程度。 6 结束语 激光隐形切割技术是芯片三维集成工艺体系的关键环节，是微系统三维异构集成的基础。本研究基于半导体的激光吸收理论，通过公式分析得出了隐形 切割激光器的关键参数选择，并完成了样件的实际 试制。激光隐形切割方法分片质量好，划切效率高， 几乎无粉尘、切割道小、完全干法免清洗，可以实现 植球后或晶圆多层堆叠后的切割。这些优势使激光隐 形切割成为晶圆三维集成后分片的主流技术，更成为 GaAs微波芯片分片更加安全环保的技术解决方案。随 着三维异构集成产品的进一步微型化、多层化和材料的多样化，对多层三维结构的分片提出了更高要求， 随着激光技术和控制技术的发展，激光隐形切割会质量更好，成本更低，应用范围更广。
摘要： 阐述硅外延片在电阻率和厚度一致性的问题，改善其一致性外延片的制备方法，包括装入衬底片、衬底气相抛光、变流量吹扫、本征生长、外延生长的工艺流程和工艺参数。 0 引言 硅外延的相关工艺通常应用于器件研制，其于器件研制工作中具有重要作用，由于其外延片质量能够直接影响器件性能，因此需要对其电阻率一致性以及厚度的一致性进行研究，确保其满足器件制作的相关需求。 1 改善硅外延片电阻率一致性 硅外 片 作 为 半 导 体 材 料 中 不 可 或 缺 的 一 部分，其较为重要的指标之一为硅外延片电阻率。不同的器物对外延层电参数有不一样的要求。但因为自掺杂现象的存在，导致电阻率统一性的控制难度非常大。在控制电阻率方面，提出了许多应用方法，例如添加少量氯化氢和二次生长，不过，这些方法没有达到理想的效果，甚至在某些程度上，工艺时长的增加，工艺效率的下降。为了达到电阻率上的一致性要求，121必须从源头开始处理。形成自掺杂的基本原因：因为硅外延在成长的时候，衬底加热，导致衬底里面扩散到了外面，又由外面蒸发来到气相中来。它们大部分在停滞层内存储，而且沿着气流趋向扩散。然后继续外延生长时又重新加入外延层中。开始外延生长后，抑制衬底前面蒸发，自掺杂大部分来自衬底后面蒸发的杂质。除了上述的原因外，生长系统、基座的污染也同样会导致自掺杂现象发生[1]。 2 改善硅外延片厚度一致性 众所周知，互联网处于高速发展进程之中，全球信息化的步伐越来越快，互联网行业在飞速进展中推动了整个电子信息产业进步，在其情况下半导体相关材料的品质受到广泛关注，硅外片作为半导体材料中不可或缺的一部分，其较为重要的指标之一为硅外延层厚度。硅外延生长的相关工艺中，能够对外延厚度产生影响的因素较多。外延层的边缘产生翘突导致硅片整体厚度不一，即便位于相同炉内，其基座位置不同，外延片生长的厚度依旧具有一 定 差 别 。当 外 延 片 在 厚 层 生 长 时 表 现 更 加 突出。在制作硅平面晶体管时，外延厚层需要格外注重一致性，制作集成电路时也是如此。一旦外延厚层缺乏一致性或一致性不强，则其后续工艺将会遭受较大影响，严重时甚至无法继续进行工艺制作。外延片的厚度不具备较好一致性的情况下，隔离区的扩散工作难度将会大大加重，情况严重时不但隔离区的工作将会受到影响，后续工作无法完成，还会导致器件报废。即便将厚度不一的外延层勉强扩通， 生 产 出 的 器 件 质 量 难 以 得 到 保 证 ， 其 性 能 必将受到影响，非常容易出现电性能不符合要求的情况，无法满足设计要求，造成成本的大量浪费。而与此同时较薄的部分则很有可能由于集电区过薄被电击穿。硅片的边缘出现外层凸起状况时，大概率会引发光线模糊，进而导致图形变形问题，翘边较为严重的硅片还能够造成光刻板划伤，导致光刻板彻底报废，因此必须要对外延厚度上的一致性情况进行重点关注。在影响外延片厚度的诸多因素中有三种主要因素造成的影响较大：（1）温度；（2）气流；（3）反应室集合形状。选择并对温度进行控制时，必须优先选择不会对生长速度造成较大影响的温度。 在控制气流因素时可以对反应器基座实际的倾斜角进行调节以达到限制气流速度的目的。反应器的类型有三种，分别为水平类型的反应器、桶式类型的反应器以及钟罩式类型的反应器。通过控制两反应器之间的夹角能够对硅外延的厚度进行有效控制。当上述方法都无法取得厚度一致性地较好成果时，可以采取以下三种方法进一步改善一致性。（1）将卧式反应器安装于硅片装载器，将其改善为硅片实施外延生长处理。该方法能够平稳气流，其外界条件对于外延生长而言较好，有较大概率产生厚度一致地外延。（2）在反应器中安装可以旋转的基座，此操作能够帮助硅外延在其转动期间进行生长，可以改善外片厚度的一致性。（3）由于以上两种方法都需要安装相应器件，其复杂程度较高，因此可以选择较为方便的方法例如将基座的倾斜度改变、改善其温度分布以及调整线圈密度。此类方法虽然简便但其具有副作用，很有可能造成气流发生流动变化的问题 3 制备改善硅外延片电阻率与厚度一致性的方法 当前，硅外延材料制备的主要方法是化学气相外延方法（CVD），即使用氢气、三氯氢硅、等气态化学成分在高压高温环境下进行化学反应，在硅单晶上反应形成拥有一定厚度和电阻率的硅单晶薄层材料。在这个化学反应过程中气体流速和腔体温度的控制是当中的两个至关重要的因素。流入腔体中的气体成分因为与腔体之间拥有温度差别，一定会作用腔体内的各处温度的均匀性，而且，流入腔体的气体成分同样也会影响腔腔体内的所有气体流速，一定会形成流场均匀性的差异。而腔体内流场与温场的均匀性关系着腔体内所有部位的发生反应强度，从而决定最终产品参数的稳定性和一致性。常规的制备外延片的工艺中，发生反应的气体入射方式通常使用把简式外延炉设计为平行顶盘，其发生反应的气体只能在0º入射。经试验和分析得出，这种入射气体方式会改变外延片数值一致性甚至降低半导体器件的成品率，因此，提升外延片数值一致性是符合现在半导体器件生产工业化必将迎来的发展趋势[2]。改善外延片电阻率以及厚度的一致性制备方法步骤如下：（1）将其装入衬底片并升入腔体。按照顺序吹扫氮气、氢气，使接下来的步骤都能够在氢气的主环境中发生反应，实现腔体升温，温度需要稳定在1 100～1 200℃范围内。（2）进行衬底气相抛光。对衬底运用HCL实施表面抛光，整体抛光温度控制在1 100～1 200℃之间，控制H2流量范围280～320L/min，其中HCl的实际流量应当为1～3L/min，整体抛光的时间必须控制在4～5min之间。（3）变流量吹扫。进行该操作时其腔体温度应当低于1 100℃～1 200℃，通过改变H2的流量的方法将衬底表层含有的杂质逐渐稀释，通常H2的流量需要从280～400L/min一直下降到50～100L/min，整个降流量的时间为l～4min，并且需要维持1～3min的低流量时间，时间到后再将H2的流量从50～100L/min逐渐上升到280～400L/mi n ， 上 升 流 量 的 总 时 间 需 要 控 制 在 1 ～ 4 m i n 之内，并维持1～3min的高流量时间。（4）本征生长。该操作于衬底表面实施，过程中H2的流量应当在280～320L/min范围内，TCS的流量需要控制于20～60Gr/min之间，进行本征生长的合适温度为1 100℃～1 200℃，时间为3～5min之间。（5）外延生长。该操作在常压条件下进行，其温度应当控制于1 100～1 200℃之间，其整体时间范围是15～25min，H2的流量应当控制于280～320L/min，同时将TCS的流量控制在20～60Gr/min之间，pH掺杂流量需要符合20～60sccm要求，再依照外延片实际厚度，将筒式外延炉锥形顶盘的入射角度进一步确定，确保反应气体入射角度在0º
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