这个电控界的MOS管，但想让它听话，还得靠驱动电路！整理了 4 种常用方案： 直接驱动：使用微控制器或逻辑门直接连接MOS管的栅极。 推挽驱动：采用NPN和PNP三极管（或NMOS/PMOS）组成推挽结构，分别负责快速充放电栅极电容。 隔离驱动：通过光耦传递信号或变压器磁耦合，实现电气隔离，适合高压场合。 专用驱动芯片：集成推挽输出、电平转换、死区控制等功能。 关键设计考虑 栅极电阻：调节开关速度，平衡EMI与损耗。 布局布线：减少寄生电感，防止振荡和电压尖峰。 保护电路：加入TVS二极管或稳压管防止过压。 总而言之：选择合适的驱动电路需综合考虑功率等级、开关频率、隔离需求及成本等因素，确保MOS管高效可靠工作。 驱动电路分类 直接驱动 原理:使用微控制器或逻辑门直接连接MOS管的栅极。 优点:结构简单，成本低。 缺点:驱动电流有限，可能导致开关速度慢、 损耗大适用场景:低功率、低频率应用，如小信号开关。 推挽驱动 原理:采用NPN和PNP三极管(或NMOS/PMOS)组成推挽结构，分别负责快速充 放电栅极电容。优点:提升开关速度，减少损耗，驱动能力强 缺点:驱动电流受限于三极管或MOS管的参数，大功率场景需额外优化。 应用:中等功率开关电路，如电机控制。 隔离驱动 光耦隔离:通过光耦传递信号，实现电气隔离， 变压器隔离:利用磁耦合传递能量，支持高频应用，需注意磁芯饱和问题。 优点:电气隔离，安全性高。 缺点:光耦传输延迟较大，不适用于高频开关，磁芯变压器占用PCB面积，难以小型化。应用:逆变器、离线电源等高压系统。 专用驱动芯片 原理:集成推挽输出、电平转换、死区控制等 功能。优点:简化设计，提供高驱动电流和保护功能。 缺点:不同芯片支持的电压范围、死区时间配置可能受限，需匹配需求。 应用:半桥/全桥拓扑、大功率开关场景。
硅是集成电路产业的基础，半导体材料中约 98% 为硅，半导体硅工业涵盖多晶硅、单晶硅（包含直拉和区熔）、外延片以及非晶硅等。其中，直拉硅单晶多用于集成电路和中小功率器件，区域熔单晶主要应用在大功率半导体器件上，像整流二极管、硅可控整流器、大功率晶体管等，而单晶硅与多晶硅的应用最为广泛。单晶硅用作衬底的原因单晶硅由多晶硅提纯而来，多晶硅包含多个晶向的小单元，单晶硅却只有一种晶向（常为和 < 100 > 晶向）。由于半导体采用薄膜工艺，要在硅衬底上生长外延层并制作器件，使用单晶硅做衬底，能确保生长的外延层方向与衬底一致，进而保证整个器件结构的致密性和稳定性，使其在整个晶体中呈现长程有序，而非仅在单个小单元内有序。多晶硅用于 MOSFET 栅极的情况1、优点 易于控制临界电压：MOSFET 的临界电压取决于栅极与通道材料的功函数差异，多晶硅作为半导体，可通过掺杂不同极性杂质改变功函数。且它与作为通道的硅之间能隙相同，调整其功函数就能满足降低 PMOS 或 NMOS 临界电压的需求。而金属材料功函数不易改变，若要同时降低 PMOS 和 NMOS 的临界电压，需用两种不同金属作栅极材料，会给制作过程带来较大变量。 栅下接触面缺陷少：硅与二氧化硅接面的缺陷相对较少，而金属与绝缘体接面容易形成较多表面能阶，对元件特性影响较大。 熔点高：多晶硅熔点高于多数金属，现代半导体制作过程中习惯高温沉积栅极材料以提升元件效能，金属熔点低会限制制作时的温度上限。 2、缺点 导电性不如金属：多晶硅导电性欠佳，限制了信号传递速度，虽可通过掺杂改善，但效果有限。部分熔点高的金属可与多晶硅制成合金（即金属硅化物），能提升其导电特性并耐高温，且因位置离通道区较远，对临界电压影响不大，“自我对准金属硅化物制程”（salicide 制程）就是相关应用。 小尺寸制作下存在 “多晶硅耗尽” 问题：当 MOSFET 尺寸极小、栅极氧化层很薄时（如氧化层厚度达一纳米左右），会出现 “多晶硅耗尽” 现象，即反型层形成时，栅极多晶硅靠近氧化层处会出现耗尽层，影响导通特性。解决此问题，金属栅极是较好方案，像钽、钨、氮化钽、氮化钛等金属可作为栅极材料与高介电常数物质构成的氧化层组成 MOS 电容，也可采用将多晶硅完全合金化的 FUSI 制程来解决。 在制作栅极时，多晶硅常用于自对准工艺，它能界定有源区边界。离子注入时，多晶硅区域可阻挡离子，无多晶硅的区域则被注入离子形成有源区，实现自动对准有源区。像铝金属等熔点低，无法承受离子注入，不适合做自对准，而高熔点金属则可以。
MOS管寄生电容介绍： 我们知道MOS管一般作为DCDC电路的开关管，在几M的频率下不停的做开关MOS管的动作，MOS管内部的一些寄生参数很可能能影响我们开关的动作，以至于影响我们一些电源的启动时间，信号沿的过冲等等。因此我们来简单介绍下MOS 管的寄生电容： MOSFET 结构以及影响驱动的相关参数 上图是 MOSFET 的电容等效图。 MOSFET 包含 3 个等效结电容 Cgd, Cgs 和 Cds.通常在 MOSFET 的规格书中我们可以看到以下参数： 1.Cgs（栅源电容） 位于栅极和源极之间，主要由栅极与沟道之间的氧化层电容和栅极与源极的重叠电容组成。它是MOS管中最大的电容，影响开关速度。 2. Cgd（栅漏电容） 位于栅极和漏极之间，由栅极与沟道之间的氧化层电容和栅极与漏极的重叠电容构成。由于米勒效应，Cgd在高频和开关过程中影响显著。Cgd（栅漏电容）我们又称为米勒电容。对于开关的上升和下降时间来说是其中一个重要的参数，他影响着关断延时时间。因此我们人为并联栅漏电容来用作电源缓启电路 3.Cds（漏源电容） 位于漏极和源极之间，主要由漏极和源极之间的PN结电容及寄生电容组成。其值较小，但在高频电路中仍不可忽视。
钽电容在电容界属于什么呢？可以说是富哥，因为钽是一种贵金属，回收价值高。 钽电容全称是钽电解电容，是属于电解电容的一类，相比于铝电解电容，它价格会更贵。在发展上钽电容最早是在1956年由美国贝尔实验室首先研制成功的，可以做到在保证电容器体积小的同时又能够达到较大电容量的效果，性能优异。 钽电容具有高容量密度，低ESR，高温度稳定性，低漏电流以及寿命长等优点，在电子产品的设计有着广泛的应用。在结构上钽电容使用钽金属片作为电极，电介质是钽氧化物，在钽氧化物薄膜和钽金属片之间有一个极细的介电层，整个钽电容的结构被包裹在塑料或者金属外壳中，以保护其结构稳定性，免受环境的影响。 在封装形式上，钽电容主要分为贴片钽电容和引线钽电容两种形式，并且它是有极性的，其中贴片钽电容有标记的一端是表示正极，这个标示法刚好是和部分铝电解电容是相反的（也就是有标记的一端是负极）；而如果是引线钽电容，它的正极是长腿的那一根。 钽电容千万不要接反，不然就可能造成电容被烧焦，严重的情况甚至会发生爆炸。 那钽电容在使用时需要考虑哪些参数呢？其实也和正常电容使用时要考虑的参数差不多。 容值 正常来讲，容值随频率的增加而下降，随温度的增加也会跟着细微增加，不过因为钽电容的温度系数好，它是采用的固体MnO2电解质，所以它的容值变化相对来说更加稳定。 额定电压 在规格书中，一般标示的工作电压是一定温度下最大直流电压（小于85℃），当这个温度高于85℃时，额定电压就会降低，比如说到了125℃，额定电压就可能降低到了原来的额定电压的三分之二。 漏电流 DCL值是钽电容的性能表现的一个关键的参数，漏电流的衰减速度和高温时的漏电流变化率对于产品的可靠性起着决定性的作用。 耗散因子（DF值） 耗散因子是电容内部功率耗散的物理量，它指的是电容上施加交流电时的功率损耗，高的耗散因子可能会使得电容的寿命缩短，所以这个值是越小越好的。耗散因子的公式是串联电阻除以容抗，即DF=RS/XC。一般情况下，DF值会随着频率增加而增加。 绝缘电阻 绝缘电阻值是规定值，指的是在常温下，对电容以额定电压值进行充电1分钟/2分钟，然后再将电压值除以1分钟/2分钟的平均漏电流得到绝缘电阻值。 ESR 等效电阻，这里指的是电容的等效串联电阻，这个参数ESR的值会影响电源纹波和PDN仿真，其中MLCC的ESR一般都比较小，差不多是mΩ级别，不过像钽电容就会相对大一点，一般是Ω级别的。
这是前几天一位学员私底下问我的一个问题：阻抗不就是电阻吗？为什么不能直接叫电阻？答案：不是。 首先我们需要先理清一个概念：那就是如果电路中通的是直流电，那可以把阻抗等效于电阻，但是如果电路中通的是交流电，那阻抗就不单单是电阻了，还有感抗和容抗（两者也称为电抗）。也就是说，电阻（R）其实就是阻抗的一个“子集”，阻抗（Z）是电阻（R）和感抗（XL）以及容抗（CL）的总和，公式表示为： Z=R+jX（其中X为电抗）在电路中，即使是PCB的走线，面对交流电（或者高频信号）寄生的电感和电容都会直接影响到信号，也就不是单纯的电阻了，包括很多电子器件，都会存在寄生电容和寄生电感。 电容的两个极板之间是绝缘的，也就是两个极板之间是不短路的，那么任何两个不短路的导体都能等效于电容，虽然很小很小。比如电感，本身的铜丝就存在寄生电阻（ESR），虽然很小，同理也存在等效电容的。可以这么说：阻抗无处不在！对于电感来说，面对交流电，它有一个特性：总是阻止电流的变化，当电流变大时它就阻止电流变大，当电流变小时就阻止电流变小。这是由于电感的“自感”效应引起的。根据法拉第的电磁感应定律可以得知这一个现象。对于电容来说，面对交流电，它有一个特性：总是阻止两端电压的变化，当两端电压变大时它就阻止电压变大，当两端电压变小时它就阻止电压变小。面对交流电，电感，电容的电压和电流都出现了“错位”的现象，也就是电压和电流之间存在了“相位差”。 总结：电阻阻碍电荷流过导体，从而产生热量，并且这个热量只能白白浪费掉。而电抗（感抗/容抗）阻碍电荷流过导体时会以其他的形式交换能量，而不是消耗能量。感抗的大小从公式中可以看得出：频率越大，感抗越大！XL=2πfL容抗的大小从公式中可以看得出：频率越大，容抗越小！XC=1/(2πfC)
最近看到一个关于上下拉电阻的问题，发现不少人认为上下拉电阻能够增强驱动能力。随后跟几个朋友讨论了一下，大家一致认为不存在上下拉电阻增强驱动能力这回事，因为除了OC输出这类特殊结构外，上下拉电阻就是负载，只会减弱驱动力。 但很多经验肯定不是空穴来风，秉承工程师的钻研精神，我就试着找找这种说法的来源，问题本身很简单，思考的过程比较有趣。 二极管逻辑 今天已经很难看到二极管逻辑电路了，其实用性也不算高，不过因为电路简单，非常适合用来理解基本概念。 一个最简单的二极管与门如下图。与门实现逻辑与操作Y=A&B，即A或者B任意为L的时候，输出Y为L，只有当A和B都为H时，Y才为H。 上图，基本二极管与门。 假设二极管无导通压降，在这个电路中，二极管充当了单向开关的角色，当A和B等于VDD时，两根二极管反向截至，Y被电阻上拉到VDD，这是Y就是H；当A或者B任意一端为GND时，二极管导通，因为二极管导通时电阻很小，远小于上拉电阻，所以Y被拉到了GND，即逻辑L。 至于二极管或门，只要把二极管转一下，再把电阻从拉到VDD改成拉到GND就可以了，非常简单。 上图，基本二极管或门。 基本原理 你看，在这么原始的逻辑电路中就已经出现了上下拉电阻，这里面的原理也非常简单粗暴：利用开关的闭合（电阻为0）和开启（电阻无穷大）的特性，配合电阻，就可以轻松实现两种电压的输出。这种电路还有一个变形，就是用恒流源取代电阻，一方面集成电路工艺，恒流源比电阻更容易获得，另一方面恒流源的驱动能力也更好。根据开关和电阻（或恒流源）的相对位置，有以下基本电路：即开关接到GND（L）或开关接到VDD（H）。 上图，几种开关电路接法。 这几种电路都是由开关的闭合或开启决定了VOUT是VDD还是GND。开关的相对位置不同，还决定了电路在某一状态下的驱动能力：开关的导通电阻为0，可视为驱动力无穷大，可是电阻（或恒流源）的驱动能力呢，只有VDD/R（或者恒流I），这就导致了电路在输出H或L的时候驱动能力不对称（换一个说法，就是电路在输出H或者L的时候，输出阻抗不一样）。 除了驱动能力的问题，这种单开关加电阻的模式还会带来静态功耗的问题，因为只要开关闭合，不管外部有没有负载，都会消耗电流。 既然开关的驱动力比电阻强，那么能不能把电阻也换成开关？恭喜你，发现了现代CMOS逻辑电路的基本单元：俩互补的开关。这样不管输出H还是输出L，驱动能力都是无穷大！好的，这时候上下拉电阻就不见了。 这样两个开关的电路还多出来了一种状态：当两个开关都开启时，VOUT即不是VDD也不是GND，而是一个悬空的状态（即高阻态，Hi-Z），这时候外部给什么信号它就是什么状态。这样又出现了一个新的逻辑门大类：三态逻辑门。 上图，互补开关电路。 上下拉电阻增强驱动能力？ 很多经验不是空穴来风，只是在流传的过程中丢失了重要的前提条件。上一节也看到了有一些逻辑器件，他们输出高和输出低时的驱动能力差别很大。 TTL（70xx、74Fxx、74Sxx、74LSxx等）家族的器件就属于这种类型，如下图是7404（TTL反相器）的原理图，由于非对称的输出级设计，输出为高时驱动能力只有0.4mA，而输出低时居然能输出16mA的电流（手册中的输出电流不是晶体管或者电路本身的极限，而是超过这个电流以后，输出的电压可能无法满足逻辑族的要求）。 上图，7404的简化电路。 这个时候在输出端口外加一个上拉电阻，就可等效以增强端口在输出H时的驱动能力，但代价是端口输出L时，驱动能力相应地减弱，不过这时候芯片输出能力足够强，用这点代价来换取另一个状态下驱动能力的增强，还是划算。 上图，带上拉电阻的7404。 下表是仿真有无上拉电阻时，负载电流与输出电压的关系，可以看到上拉电阻确实增强了在一定负载下的输出电压，不过当负载电流较大时效果并不明显，而且边际效应也很显著，当上拉电阻减小到一定程度以后，增强效果也不太显著，而且会大大增加静态功耗。 上表，带不同上拉电阻的7404输出电压与负载电流的关系。 既然非对称的输出级有这样的问题，那为啥不能把这个驱动器设计成上下对称的呢？ 一方面，如果要设计成上下对称的结构，上管需要用P管，而当时的工艺限制，P管各方面性能都不如N管，速度、功耗和成本都不是很划算，所以能看到很多上年代的芯片，内部几乎没有P管（包括MOS工艺的器件也是）。 另一方面，TTL输入结构的特点，输入为H时所需电流很小，而输入为L所需的输入电流很大，这样对输出L时的驱动能力要求就很高，反而对输出H时没有驱动能力要求（TTL输入悬空时等效为H）。 但TTL的这种特点，又会带来一个比较麻烦的问题：下拉电阻值需要很大才能满足要求，而下拉电阻太大则会导致输出高时负载太重以至于无法达到规定电压，所以TTL要尽量避免使用下拉。 下图是仿真结果，因为这是一个反相器，所以下拉时输出高是所期望的，而下拉电阻超过1.8kΩ时已经无法满足TTL定义的最低高电平标准了；而上拉时，就算上拉电阻达到20kΩ，也丝毫不影响输出。 上表，TTL上下拉电阻取值与输出电压的关系。 CMOS电路 相信现在已经没多少人会在设计时选用TTL家族的器件了，可能多数人都没接触过这类器件，最常用的还是CMOS家族（HC、HCT、LVC、CD4000等）。 CMOS家族的东西就比较简单粗暴，上下对称的结构，上下管驱动能力也基本一致，这个时候输出的上下拉电阻对增强驱动能力几乎没有帮助不说，还加重了负载，属于得不偿失（其实多数情况下是无关痛痒）。 下图是基本的CMOS反相器，只需要一对互补的MOS管即可实现（现实中的CMOS反相器一般是三对这种管子级联出来的，为了提高开环增益）。 但是CMOS器件的输入悬空时，不会被拉向任何一个方向，处于一种浮空的状态，这样会造成输出紊乱，不是我们所希望的结果，这种情况下需要在输入端接入上拉或者下拉电阻给电路提供一个确定的状态。一般可拔插的对外接口（如JTAG）需要在I/O上加上上下拉电阻，有三态的总线视工作情况也可能需要上下拉，不过大多数的CMOS电路不需要额外的上下拉电阻。 上图，CMOS器件在使用是一般要加上下来避免输入悬空。 因为CMOS输入是电压控制型，输入阻抗很高，所以上下拉电阻的值可以很大，理论上用MΩ级别的电阻都没问题。 不过理论归理论，工程师得认清现实。现实的CMOS输入结构，为了保护MOS管的栅极，会在栅极上加入ESD二极管，二极管反向偏置的时候是有漏电流的，还会随温度的升高还会指数增长！所以CMOS电路的上下拉电阻一般在100kΩ以下，一些制程比较先进的CPU，I/O口的漏电流或者上下拉电流较大，上下拉电阻一般取在几kΩ级别。所以设计上下拉电阻前一定要仔细阅读芯片手册，查查I/O的输入电流，看看取什么样的电阻值才合理。 上图，CMOS输入有ESD二极管。 其他需要上下拉的情况 开集（Open-Collector）和开漏（Open-Drain）的输出结构往往也需要加上拉电阻:理清推挽、开漏、OC、OD的特点与应用。OC和OD输出结构只有下管，所以只能输出L和高阻（Hi-Z）两种状态，而高阻态是难以被电路识别的，所以需要合适的上拉电阻把高阻态转变为高态。 上图，OC（左）和OD（右）输出结构。 虽然OC和OD输出结构看起来很复古，使用时也需要外接电阻有点麻烦，但这种结构最大的好处就是可以做线与，也就是多个OC或者OD可以接到一起，只要其中一个输出L，总线就是L，这在多外设中断和电源时序控制方面很常用。 上图，OC/OD的线与接法。 I2C也是OC/OD结构，这样很轻松就能在一条数据线上双向传输数据而不需要额外的方向控制信号，而CAN总线则巧妙地利用线与特性来实现总线仲裁。 在处理OC或者OD电路的时候，一定要注意评估总线负载电容、上拉电阻与所需速度的关系，负载电容越大，速度越快，所需的上拉电阻要越小:通俗理解STM32中的上/下拉电阻。比如I2C总线，如果只挂载了一片从设备，使用4.75kΩ的上拉电阻可能就满足400kHz的总线要求了，但如果挂了10片从设备呢，1kΩ的上拉电阻也不一定能搞定100kHz的总线速度，这种时候可能得考虑总线负载隔离或者降低总线速度了。 下图是在200pF负载电容情况下，上拉电阻为500Ω、1kΩ、2kΩ、4.75kΩ和10kΩ下的波形，可以看到上拉电阻越大，对电容充电速度越慢，所以上升沿也越慢，当上拉电阻不合适时上升沿已经严重变形，无法保证正常工作。 上图，OC电路不同上拉电阻对波形的影响。 逻辑反相器可以当成放大器来用！不是开玩笑，我还真见过产品上用这种骚操作的，只需要把反相器接成反向放大器就可以了，不过逻辑器件当线性器件用，性能嘛... 上图，逻辑反相器（非门）当成线性放大器用。
可以说这个问题是很多小伙伴私底下问的最多的一个问题了！今天核桃就和大伙来聊一聊这个问题吧！一：按照芯片手册来定这个是最快的方法了，如果是觉得计算的过程比较麻烦，或者是新手的话，那直接按照手册给出的来配，不会有太大的问题，比如常用的AMS1117，如下图所示：二：通过计算来定如果要按照计算来定的话，需要分输入和输出电容来分别计算。（1）输入电容首先要明白的是，输入电容的主要是为了补偿输入电源的噪声和电压纹波。公式如下：其中：I：LDO最大的负载电流（这个需要在设计电路的时候做好评估）t：输入电压的上升时间（典型值一般取LDO启动时间或者电压阶跃响应时间，一般要求20us）ΔVin：输入电压允许的纹波（一般要求不高的话取输入电压的5%~10%问题都不大）（2）输出电容输出电容相对于输入电容复杂一点，其中最为关键的一个考虑因素就是“瞬态响应”。什么叫瞬态响应？指的是：当负载电流突然发生变化时，LDO输出的电压做出发应所需要的时间。计算公式如下：其中：ΔI：负载电流最大阶跃变化值 Δt：电流变化时间 ΔVout：输出电压允许的波动（一般取输出电压的1%~5%） 输出电容还需考虑“稳定性”，也就是说输出电容的等效电阻（ESR）需要满足LDO的稳定性要求，一般建议ESR≤1Ω，当然了，具体也可以查看芯片手册，按照手册的建议来定。选型：（1）对于体积有要求的或者PCB尺寸限制的，一般都是选择MLCC（陶瓷电容）为主，MLCC的ESR比较低（<1Ω），比较适合小尺寸和快速响应的场景下。 （2）钽电容/电解电容比较适合用于低频或者需要容值较高的场景下，当然了，也需要综合考虑，钽电容价格比较高，但精度和容量密度都比电解电容高，钽电容一般用在紧凑型的设备中，比如电脑。 总结：
一）简介： RT9293 是一款高频、异步的 Boost 升压型 LED 定电流驱动控制器，其工作原理如下： 1）基本电路结构及原理 ????查看更多目录???? RT9293的主要功能为上图的Q1. Boost 电路核心原理：基于电感和电容的特性实现升压功能。当驱动信号使能，增强型 Nmos 管导通时，电感充电，电容两端电压为电源电压，二极管防止电容放电；当 Nmos 管截止时，电感放电，其电动势与电源串联使电容两端电压抬高，从而实现升压。 2) RT9293 内部电路结构： 内部集成了支持多达 10 只 WLED 串联的背光应用和 OLED 供电的 MOSFET，还内置了软启动功能以消除冲击电流。其工作在 1MHz 的频率下，允许使用小型的元器件，可简化 EMI 问题。 3) 工作过程 使能与参考电压产生：EN 引脚上升沿使能后，在 FB 端口会输出一个参考电压 VA，该参考电压可根据使能引脚的占空比来调。当输入 PWM 信号频率小于 500Hz 时，VA 是一个 PWM 信号；输入 PWM 信号频率大于 500Hz 时，VA 相当于一个直流信号。VA 经过一个推挽结构，将外部输入的 PWM 转换为同频同占空比的高电平为 300mV 的 PWM 波，然后经过一个低通滤波器得到。 1,电流控制： 提供给 LED 的电流由外部电流检测电阻 RSET 所确定，ILED = VSET/RSET。在确定好 RSET 的阻值之后，通过控制反馈电阻上端的电压就可以控制流过 LED 的电流。其可通过两种方式接入 PWM 波进行调光，一是 PWM 接入 EN 引脚，通过改变内部的参考电压来控制外部反馈电压的稳定值；二是 PWM 接入 FB 引脚，需要用一个低通滤波器将 PWM 波转成直流信号，然后接入通过一个电阻接入 FB 引脚，实现对 VSET 的控制。 2,反馈与调节： 误差放大器会回送反馈信号 FB，通过对输出电流的监测和反馈，与内部参考电压进行比较，然后根据比较结果调整 MOSFET 的导通占空比等参数，从而实现对输出电流和电压的稳定控制。当占空比低时会产生更大误差，所以对 PWM 输入信号的占空比有最低值要求。 3,保护机制 过压保护：RT9293A 提供了 50V 的过压保护，RT9293B 提供了 50V/20V 的过压保护。当输出电压超过设定的过压保护阈值时，芯片会采取相应的保护措施，如切断输出或调整输出电压等，以防止下游电路因过压而损坏。 欠压保护：当输入电压低于芯片的欠压保护阈值时，芯片会停止工作或进入低功耗模式，以避免芯片在欠压状态下出现异常工作或损坏。 过温保护：在芯片工作过程中，如果温度升高到一定程度，超过了芯片的过温保护阈值，芯片会自动降低工作效率或停止工作，待温度降低到安全范围内后再恢复正常工作，以防止芯片因过热而损坏。 二）实际电路和电流计算 1）5寸液晶屏背光参数： 电流调节范围： 这里驱动电流最大值过大，会影响液晶屏背光管的寿命。按照液晶屏背光LED参数计算为Imax = 42.5mA。所以应该调整电阻Rset=7.58R. 这样， Imax = 42.5mA,Imin=10.3mA. 调整后的电路图如下： 2）7寸液晶屏背光参数： 根据最大电流计算Imax = 212.5mA. 根据以上电路计算 电阻Rset=1.52R. 如此：电流调整范围：Imax = 212.5mA. Imin = 51.2mA. 电路图如下：
以STM32参考手册中的GPIO输出配置图为例： 看到输出驱动器虚线框中的内容，输出驱动器中的P-MOS和N-MOS两个MOS管就是实现推挽输出和开漏输出的关键。推挽输出模式下，P-MOS和N-MOS都正常工作，开漏输出模式下，只有下面的N-MOS工作，上面的P-MOS不工作。 注意：GPIO在输出模式下没有上拉下拉配置。 推挽输出（Push-Pull Output） 推挽输出的结构是由两个三极管或者MOS管受到互补信号的控制，两个管子始终保持一个处于截止，另一个处于导通的状态。电路工作时，两只对称的开关管每次只有一个导通，所以导通损耗小、效率高、既提高电路的负载能力，又提高开关速度。如图1所示： 图1 推挽输出结构推挽输出的最大特点是可以真正能真正的输出高电平和低电平，在两种电平下都具有驱动能力。 补充说明：所谓的驱动能力，就是指输出电流的能力。对于驱动大负载（即负载内阻越小，负载越大）时，例如IO输出为5V，驱动的负载内阻为10ohm，于是根据欧姆定律可以正常情况下负载上的电流为0.5A（推算出功率为2.5W）。显然一般的IO不可能有这么大的驱动能力，也就是没有办法输出这么大的电流。于是造成的结果就是输出电压会被拉下来，达不到标称的5V。当然如果只是数字信号的传递，下一级的输入阻抗理论上最好是高阻，也就是只需要传电压，基本没有电流，也就没有功率，于是就不需要很大的驱动能力。对于推挽输出，输出高、低电平时电流的流向如图 2所示。所以相比于后面介绍的开漏输出，输出高电平时的驱动能力强很多。 图2 灌电流与拉电流 但推挽输出的一个缺点是，如果当两个或多个推挽输出结构的GPIO相连在一起，一个输出高电平，即上面的MOS导通，下面的MOS闭合时；同时另一个输出低电平，即上面的MOS闭合，下面的MOS导通时。电流会从第一个引脚的VCC通过上端MOS再经过第二个引脚的下端MOS直接流向GND。整个通路上电阻很小，相当于发生短路，进而可能造成端口的损害。这也是为什么推挽输出不能实现" 线与"的原因。 开漏输出（Open Drain Output） 常说的与推挽输出相对的就是开漏输出，对于开漏输出和推挽输出的区别最普遍的说法就是开漏输出无法真正输出高电平，即高电平时没有驱动能力，需要借助外部上拉电阻完成对外驱动。下面就从内部结构和原理上说明为什么开漏输出输出高电平时没有驱动能力，以及进一步比较与推挽输出的区别。首先需要介绍一些开漏输出和开集输出。这两种输出的原理和特性基本是类似的，区别在于一个是使用MOS管，其中的"漏"指的就是MOS管的漏极；另一个使用三极管，其中的"集"指的就是MOS三极管的集电极。这两者其实都是和推挽输出相对应的输出模式，由于使用MOS管的情况较多，很多时候就用"开漏输出"这个词代替了开漏输出和开集输出。介绍就先从开集输出开始，其原理电路结如图 3所示。 图3 OC开集图 3左边的电路是开集（OC）输出最基本的电路，当输入为高电平时，NPN三极管导通，Output被拉到GND，输出为低电平；当输入为低电平时，NPN三极管闭合，Output相当于开路（输出高阻）。高电平时输出高阻（高阻、三态以及floating说的都是一个意思），此时对外没有任何的驱动能力。这就是开漏和开集输出最大的特点，如何利用该特点完成各种功能稍后介绍。这个电路虽然完成了开集输出的功能，但是会出现input为高，输出为低；input为低，输出为高的情况。图 3右边的电路中多使用了一个三极管完成了"反相"。当输入为高电平时，第一个三极管导通，此时第二个三极管的输入端会被拉到GND，于是第二个三极管闭合，输出高阻；当输入为低电平时，第一个三极管闭合，此时第二个三极管的输入端会被上拉电阻拉到高电平，于是第二个三极管导通，输出被拉到GND。这样，这个电路的输入与输出是同相的了。接下来介绍开漏输出的电路，如图 4所示。原理与开集输出基本相同，只是将三极管换成了MOS而已。**图4的开漏输出电路相当于图3中的右图。**MOS管不会导致电平反相。 图4 OD开漏 接着说说开漏、开集输出的特点以及应用，由于两者相似，后文中若无特殊说明，则用开漏表示开漏和开集输出电路。开漏输出最主要的特性就是高电平没有驱动能力，需要借助外部上拉电阻才能真正输出高电平，其电路如图 5所示。 图5 OD门上拉 当MOS管闭合时，开漏输出电路输出高电平，且连接着负载时，电流流向是从外部电源，流经上拉电阻RPU，流进负载，最后进入GND。开漏输出的这一特性一个明显的优势就是可以很方便的调节输出的电平，因为输出电平完全由上拉电阻连接的电源电平决定。所以在需要进行电平转换的地方，非常适合使用开漏输出。 开漏输出的这一特性另一个好处在于可以实现"线与"功能，所谓的"线与"指的是多个信号线直接连接在一起，只有当所有信号全部为高电平时，合在一起的总线为高电平；只要有任意一个或者多个信号为低电平，则总线为低电平。而推挽输出就不行，如果高电平和低电平连在一起，会出现短路电流倒灌，损坏器件。 总结 开漏形式的电路有以下几个特点：1、利用外部电路的驱动能力，减少IC内部的驱动。当IC内部MOSFET导通时，驱动电流是从外部的VCC流经R pull-up ，MOSFET到GND。IC内部仅需很下的栅极驱动电流。2、一般来说，开漏是用来连接不同电平的器件，匹配电平用的，因为开漏引脚不连接外部的上拉电阻时，只能输出低电平，如果需要同时具备输出高电平的功能，则需要接上拉电阻，很好的一个优点是通过改变上拉电源的电压，便可以改变传输电平。比如加上上拉电阻就可以提供TTL/CMOS电平输出等。（上拉电阻的阻值决定了逻辑电平转换的沿的速度 。阻值越大，速度越低功耗越小，所以负载电阻的选择要兼顾功耗和速度。） 比如STM32用3.3V供电，将GPIO设置为开漏输出模式，同时引脚外部接上拉电阻到5V，则高电平时可以拉到5V，不需要接特殊的电平转换电路或芯片，即用一个电阻实现了3.3V转5V，当然上升沿速度受电阻大小影响。（理论成立，没有进行验证）3、OPEN-DRAIN提供了灵活的输出方式，但是也有其弱点，就是带来上升沿的延时。因为上升沿是通过外接上拉无源电阻对负载充电，所以当电阻选择小时延时就小，但功耗大；反之延时大功耗小。所以如果对延时有要求，则建议用下降沿输出。4、可以将多个开漏输出的Pin，连接到一条线上。通过一只上拉电阻，在不增加任何器件的情况下，形成“与逻辑”关系。这也是I2C，SMBus等总线判断总线占用状态的原理。 补充：什么是“线与”？： 在一个结点(线)上， 连接一个上拉电阻到电源 VCC 或 VDD 和 n 个 NPN 或 NMOS 晶体管的集电极 C 或漏极 D， 这些晶体管的发射极 E 或源极 S 都接到地线上， 只要有一个晶体管饱和， 这个结点(线)就被拉到地线电平上。 因为这些晶体管的基极注入电流(NPN)或栅极加上高电平(NMOS)，晶体管就会饱和， 所以这些基极或栅极对这个结点(线)的关系是或非 NOR 逻辑。 如果这个结点后面加一个反相器， 就是或 OR 逻辑。其实可以简单的理解为：在所有引脚连在一起时，外接一上拉电阻，如果有一个引脚输出为逻辑0，相当于接地，与之并联的回路“相当于被一根导线短路”，所以外电路逻辑电平便为0，只有都为高电平时，与的结果才为逻辑1。关于准双向IO，实际上结构类似于开漏输出，只不过是把上拉电阻集成到了单片机内部。（跟开漏输出有点关系，顺带放这） 如51单片机的P1 ~ P3端口 用。
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