硅是集成电路产业的基础，半导体材料中约 98% 为硅，半导体硅工业涵盖多晶硅、单晶硅（包含直拉和区熔）、外延片以及非晶硅等。其中，直拉硅单晶多用于集成电路和中小功率器件，区域熔单晶主要应用在大功率半导体器件上，像整流二极管、硅可控整流器、大功率晶体管等，而单晶硅与多晶硅的应用最为广泛。单晶硅用作衬底的原因单晶硅由多晶硅提纯而来，多晶硅包含多个晶向的小单元，单晶硅却只有一种晶向（常为和 < 100 > 晶向）。由于半导体采用薄膜工艺，要在硅衬底上生长外延层并制作器件，使用单晶硅做衬底，能确保生长的外延层方向与衬底一致，进而保证整个器件结构的致密性和稳定性，使其在整个晶体中呈现长程有序，而非仅在单个小单元内有序。多晶硅用于 MOSFET 栅极的情况1、优点 易于控制临界电压：MOSFET 的临界电压取决于栅极与通道材料的功函数差异，多晶硅作为半导体，可通过掺杂不同极性杂质改变功函数。且它与作为通道的硅之间能隙相同，调整其功函数就能满足降低 PMOS 或 NMOS 临界电压的需求。而金属材料功函数不易改变，若要同时降低 PMOS 和 NMOS 的临界电压，需用两种不同金属作栅极材料，会给制作过程带来较大变量。 栅下接触面缺陷少：硅与二氧化硅接面的缺陷相对较少，而金属与绝缘体接面容易形成较多表面能阶，对元件特性影响较大。 熔点高：多晶硅熔点高于多数金属，现代半导体制作过程中习惯高温沉积栅极材料以提升元件效能，金属熔点低会限制制作时的温度上限。 2、缺点 导电性不如金属：多晶硅导电性欠佳，限制了信号传递速度，虽可通过掺杂改善，但效果有限。部分熔点高的金属可与多晶硅制成合金（即金属硅化物），能提升其导电特性并耐高温，且因位置离通道区较远，对临界电压影响不大，“自我对准金属硅化物制程”（salicide 制程）就是相关应用。 小尺寸制作下存在 “多晶硅耗尽” 问题：当 MOSFET 尺寸极小、栅极氧化层很薄时（如氧化层厚度达一纳米左右），会出现 “多晶硅耗尽” 现象，即反型层形成时，栅极多晶硅靠近氧化层处会出现耗尽层，影响导通特性。解决此问题，金属栅极是较好方案，像钽、钨、氮化钽、氮化钛等金属可作为栅极材料与高介电常数物质构成的氧化层组成 MOS 电容，也可采用将多晶硅完全合金化的 FUSI 制程来解决。 在制作栅极时，多晶硅常用于自对准工艺，它能界定有源区边界。离子注入时，多晶硅区域可阻挡离子，无多晶硅的区域则被注入离子形成有源区，实现自动对准有源区。像铝金属等熔点低，无法承受离子注入，不适合做自对准，而高熔点金属则可以。
目录 一、理论基础 1. A类功放 2.B类功放 3.AB类功放 二、性能参数 1.增益 2.增益平坦度 3.三阶截点 4.线性度与1dB压缩点 5.效率 三、实例演示 1.设计指标 2.晶体管选择 3.晶体管模型 3.PD55003 仿真 一、理论基础 根据工作状态的不同，功率放大器可分为线性功率放大器和开关型功率放大器，线性功率放大器包含：A、B、C、AB类放大器，开关型功率放大器包含：D、E、F类放大器。为获得较好的线性度和高增益，因此射频PA一般使用线性功率放大器。 功率放大器的电路可以由以下几个部分组成：晶体管、偏置及稳定电路、输入输出匹配电路。 1. A类功放 A类功放输出级中两个（或两组）晶体管永远处于导电状态，也就是说不管有无讯号输入它们都保持传导电流，并使这两个电流等于交流电的峰值，这时交流在最大讯号情况下流入负载。A类功放的工作方式具有最佳的线性，每个输出晶体管均放大讯号全波，完全不存在交越失真（Switching Distortion），即使不施用负反馈，它的开环路失真仍十分低，因此被称为是声音最理想的放大线路设计。但这种设计有利有弊，A类功放放最大的缺点是效率低，因为无讯号时仍有满电流流入，电能全部转为高热量。 2.B类功放 B类功放放大的工作方式是当无讯号输入时，输出晶体管不导电，所以不消耗功率。当有讯号时，每对输出管各放大一半波形，彼此一开一关轮流工作完成一个全波放大，在两个输出晶体管轮换工作时便发生交越失真，因此形成非线性。 B类放大器的偏置电压设置在截止点。 3.AB类功放 AB类功放通常有两个偏压，在无讯号时也有少量电流通过输出晶体管。它在讯号小时用A类工作模式，获得最佳线性，当讯号提高到某一电平时自动转为B类工作模式以获得较高的效率。 AB类放大器的效率和线性度在A类和B类放大器之间,其最大的特点是导通角的范围为180°~360°,相应的设计目标就是实现他在一个周期的50%和100%之间的某段时间内导通的工作方式,对于单MOS管来说,就是使他的漏极有电流通过的时间多于半个周期。 通过将晶体管偏置到略高于其截止点但远低于A类放大器的中心Q点，我们可以创建一个AB类放大器电路。那么AB类放大器的基本目的是保持基本的B类配置，同时通过将每个开关晶体管偏置到略高于阈值来改善其线性度。 AB类放大器的偏置电路有电压偏置、电阻偏置、可调节放大器偏置、二极管偏置，下面以电压偏置电路为例进行讲解：公众号@电路一点通 如图所示，这里通过使用适当的固定偏置电压来实现晶体管的偏置。当输入信号变为正值时， TR1 基极电压增加，产生相似量的正输出，从而增加流过 TR1 的集电极电流向负载R L提供电流 。然而，由于两个碱基之间的电压是固定且恒定的，所以 TR1 的传导的电流增加都将导致 TR2 的传导电流相反的减少。结果，晶体管 TR2 最终关闭，留下正向偏置晶体管， TR1 ，为负载提供所有电流增益。同样，对于输入电压的负半部分，发生相反的情况。也就是说，当输入信号变得更负时， TR2 导通负载电流而 TR1 关闭。 然后我们可以看到输入时电压 VIN 为零，两个晶体管由于其电压偏置而略微导通，但随着输入电压变得更正或负，两个晶体管中的一个传导更多要么下沉来获取负载电流。由于两个晶体管之间的切换几乎立即发生并且是平滑的，因此大大降低了影响B类配置的交叉失真。然而，当两个晶体管切换时，不正确的偏置会导致尖锐的交越失真尖峰。 各类功放静态工作点选择： 二、性能参数 1.增益 增益是每个放大器最重要的指标。它表示放大器对输入信号的放大能力，以dB为单位。放大器的增益随频率而变化，频率高，放大器的损耗也就高（增益在整个频率范围内不是线性的）。 2.增益平坦度 如果放大器在工作频带内,增益的波动很大,这就意味着对与同一个输入信号,有些增益高,有些增益低,会造成输出信号在幅度上的失真。输出信号与输入信号在幅度上的失真称为AM-AM失真。为了描述放大器增益变化的剧烈程度,就引入了增益平坦度这一指标。增益平坦度是指在一定的条件下,整个工作频带内放大器的增益变化范围 3.三阶截点 信号的三阶分量将在信号的放大过程中产生。放大器增益在达到饱和点后开始下降，如果输入功率持续增加，则基频信号功率和三阶信号功率将在特定点相交，该点称为三阶截点。通过计算该值，可以在设计时确定放大器的非线性行为。在选择射频器件时，三阶交调指标的绝对值越大越好。其值越大，说明交调产物相对主信号来说越小，对系统的干扰影响越小。 4.线性度与1dB压缩点 当输出功率越大,放大器的效率就越高，但是放大器的输出功率越大时，会造成放大器线性度的恶化，产生非线性失真。当放大器工作在小信号状态时，可以视其为线性的，忽略非线性效应,得到器件的小信号模型和S参数。但是,当射频功率放大器工作在大信号状态时，不可避免的会出现非线性失真。描述功率放大器的线性度的主要参数为1dB功率压缩点P1dB，当放大器的输入功率比较低时，功率增益为常数,放大器工作在线性区。当输入功率增加时，输出功率也随输入功率线性增加。但是当输入功率增大到一定程度时,受到晶体管非线性特性的影响，放大器的输出功率不再随输入线性增加,增益压缩。若继续增加输入功率，晶体管已工作在饱和区,其输出功率几乎维持不变，1dB功率压缩点PidB指的是输出增益比线性增益小1dB时的输出功率。PidB与输入信号的大小无关，是晶体管的自身属性。 5.效率 在射频功率放大器设计中,有多少直流功率被转化为射频功率输出,是需要考虑的一个重要问题。描述此现象的指标为功率放大器的效率,以下为功率放大器常用的效率的定义： 在以上两个定义当中,一般功率附加效率的数值最小,但是功率附加效率既考虑了输出功率和直流功率的关系,又考虑到了的功率增益的影响,这样就避免出现一个没有功率增益的放大器,效率却非常高的情况出现。所以,采用功率附加效率来描述放大器是比较合理的。 三、实例演示 因为AB类放大器在射频功率放大器设计中，既兼顾到了效率,又考虑到了线性度的问题，属于各个性能都比较平均的放大器，所以传统的射频功率放大器通常都偏置在AB类状态下。本实例通过安捷伦公司的ADS 2020，设计仿真了一款应用于460M无线通信系统的AB类功率放大器。 1.设计指标 偏置类型： AB类 输出功率： 2W (33 dBm) 中心频率： 460MHz 增益：G > 26 dB PAE: >50% 电源电压： +12V 2.晶体管选择 因本实例芯片级输出功率范围是：-20dBm ~ +7dBm,选择NXP的BFU590G和ST的PD55003两个射频功率管，根据数据手册，BFU590G最大输出功率：20 dBm，在IC = 50 mA，VCE =8V 时的增益有19.5dB，三阶交调点为33dBm。PD55003最大输出功率：3W，在VDD = 12.5 V, IDQ = 50 mA时的增益有17 dB，两管增益相加有36.5dB,满足增益需求，我们以BFU590G作为驱动级，PD55003作为输出级。 3.晶体管模型 为了使用计算机进行模拟仿真设计,就要需要晶体管的模型被计算机所识别。通常所使用的仿真软件一般都至于有普遍性，所以并不会有很多晶体管的模型，使用的晶体管模型一般都可以在官网找到。而每个晶体管由于工艺、类型以及材料的不同,其函数模型复杂，所以也不可能对每个晶体管都建立专一的模型，这就需要使用者首先要根据所选晶体管的性能，通过电容电阻二极管等具有简单函数模型的元器件来建立等价的晶体管仿真模型，模拟晶体管的特性。如图所示，为PD55003晶体管的等效模型。 3.PD55003 仿真 1.直流仿真 直流仿真的目的是找到合适的静态工作点，设置静态工作点的目的就是要保证在被放大的交流信号加入电路时，不论是正半周还是负半周都能满足发射结正向偏置，集电结反向偏置的三极管放大状态。若静态工作点设置的不合适，在对交流信号放大时就可能会出现饱和失真（静态工作点偏高）或截止失真（静态工作点偏低）。 调出直流仿真模板，这里的DisplayTemplate控件的作用是插入一个仿真显示模板，如果不加入此控件，仿真出来的结果需要自己手动调出或者输入公式调出，而加入此控件仿真后可自动显示仿真结果。将晶体管模板连接好线路，设置VGS的电压仿真范围为1.5V ~ 3.6V，扫频为30个点，VDS电压仿真范围为0V ~ 30V，扫频为100个点，如下图所示： 仿真结果如下： 可以看到在放大区，IDS只随VGS的增大而增大，当VGS=3.3V，IDS=68mA，与数据手册给出的数据对比相差不大，说明仿真是准确有效的，因此我们静态工作取VGS=3.3V，VDS=12V。公众号@电路一点通 2.稳定性分析 在任何功率放大器的设计中,电路的稳定性是非常重要的。如果功率放大器不稳定,便不能发挥其正常功能而变成了振荡器,甚至有可能会烧毁电路。通常使用改善稳定性的措施都是通过一定的衰减或反馈使增益不会振荡增大,即牺牲增益来改善稳定性，在输入或输出端口串联或并联电阻,对于低噪声放大器,通常在输出端加入阻性负载,而对于功率放大器,电阻一般设置在输入端。(因为电阻会产生噪声,消耗掉功率) 绘制电路图如下： “DC_Block”的作用是起到隔直流的作用，“DC-Feed”类似射频扼流圈，经常应用在电源滤波电路中，对高频RF（射频）信号呈高阻，从而抑制高频信号进入系统，与磁珠的功能有点类似。“StabFact”控件返回的是稳定性因子。可以看到在电路输入端串联了一个电阻和电容，电容的作用是减小串联电阻所带来功率损耗。 仿真结果如图所示： 可以看到在460MHz的时候稳定因子大于1，这代表晶体管处于稳定状态，如果稳定因子小于1，则晶体管可能会发生振荡。 3.负载牵引 我们知道，功率放大器不同于小信号放大器，输出与输入总是成线性关系，因为功率放大器的功放管工作趋近于饱和区，其s参数会随着输入功率的变化而变化。一般情况下,我们只需要满足输出与输入的共轭匹配，即可满足最大功率输出的条件。但是,由于输入功率改变带来的s参数改变，简单的共轭匹配不能满足所有的输入功率点。因此，我们需要在所有的输入功率下进行仿真，得出在所有输入功率下，满足最大输出功率的条件。 在不同的负载阻抗下，功率放大器的输出功率和效率都不同，满足最大输出功率条件所对应的负载阻抗就称为最优负载阻抗，用z_opt表示。在实际情况中，不一定最大功率输出就是我们所需要的结果，因为输出最大功率带来的代价就是效率的降低，因此我们经常要对输出功率和放大效率进行一个折中，所以，我们选择的最优负载阻抗往往也不是输出功率最大的阻抗点，而是我们选择的一个功率效率折中阻抗点。LoadPull (负载牵引)技术就是通过仿真，来得到在一定输入功率下，不同的负载阻抗与输出功率和效率之间的关系。顾名思义，它是通过改变负载阻抗从而计算输出功率和效率,最终得到z_opt的技术。LoadPull的实现需要一个|分复杂且庞大的系统,但是ADS为我们集成好了LoadPull模板，我们只需要填写对应的输入功率，连接好电路，设置好偏置等条件之后，直接进行电路仿真，即可得到Loadpull结果。 通常厂家在Datasheet中，会按照最大功率输出设计提供合适的负载阻抗和源阻抗值，但是其数据含量有限，使用局限还是比较大，所以设计中必须自己测量最佳阻抗。 调出ADS的 LoadPull 模板，加上稳定性电路，替换成自己的晶体管后，根据驱动级提供的输出功率范围，填上合适的输入功率参数，Pavs是输入功率，RFfreq是工作频率，Vhigh是Vds的值，Vlow是Vgs的值。这里输入功率我们填17dBm，频率为460MHz，Vhight=12V，Vlow=3.3V。s11_rho对应的是扫描圆半径，s11_center对应的是圆心，pts对应的是采样点，z0对应的是特性阻抗。扫描圆中心点和半径需要根据自己的仿真结果进行合适的调整，采样点的设置得越多，得到的结果就越精确，但是仿真所耗费的资源就会越大，甚至会出现不收敛的情况，我们通常设置为200即可。 电路图如下所示： 仿真结果如下所示： 可以看到，等效率圆和等功率圆显示完整，均为封闭圆，意味着收敛（红色对应效率圆，蓝色对应功率圆），同时拖动m3，我们可以看到效率和功率的最大值以及对应的阻抗点。这里显示仿真出来的最大功率为32.92dBm，与我们所需要的33dBm相近，可以接受，我们记下此时的阻抗点为3.99+j6.79。 4.输出阻抗匹配 如果频率在GHz以上，为了避免LC元件所产生的的寄生效应，以及从成本考虑，一般选取串联阶跃阻抗的微带线进行匹配，同时为了抑制载波，在设计输出匹配时使用低通形式。因为我们这里的频率是460MHz，所以不考虑LC元件的寄生效应，采用分立元件进行匹配。 当激励源内阻抗和负载阻抗含有电抗成份时，为使负载得到最大功率，负载阻抗与内阻必须满足共扼关系，即电阻成份相等，电抗成份绝对值相等而符号相反。这种匹配条件称为共扼匹配。共轭匹配在信号源给定的情况下，输出功率取决于负载电阻与信号源内阻之比K，当两者相等，即K=1时，输出功率最大。阻抗匹配的概念可以推广到交流电路，当负载阻抗与信号源阻抗共轭时，能够实现功率的最大传输，如果负载阻抗不满足共轭匹配的条件，就要在负载和信号源之间加一个阻抗变换网络，将负载阻抗变换为信号源阻抗的共轭，实现阻抗匹配。 输出阻抗匹配电路图如下： 5.源端牵引 源端牵引与负载牵引做法类似，只不过是需要把负载牵引得出的输出匹配电路代入到源端牵引电路中。 电路图如下所示： 仿真结果如下所示： 可见输出功率达到33dBm，满足我们的要求。 6.输入阻抗匹配 输入阻抗匹配和输出阻抗匹配做法一样，匹配电路如下所示： 7.谐波平衡仿真测试 在ADS软件中，分析非线性电路的最主要方法是使用谐波平衡仿真控制模块，谐波平衡仿真用于仿真非线性电路中的增益压缩、噪声、谐波失真、效率和互调产物等，普遍适用于放大器、混频器、振荡器等非线性电路。对于射频功率放大器来说，采用谐波平衡法仿真的目的就是进行大信号的非线性模拟，进而得到放大器的输出1dB功率压缩点,交调分量分析等与放大器非线性相关的性能参数。 插入谐波平衡仿真模板，“MeasEqn”是公式编辑器，在里面我们可以输入所需要的的计算公式，现在模板里已经存在计算功率和PAE的公式；在“VAR”里设置漏级电压12V，栅极电压3.3V，工作频率460MHz；在“HarmonicBalance”控件里自定义设置扫描功率为16~17dBm，步进为1dBm，当我们自定义设置扫描功率后，“SweepPlan”控件默认的扫描计划将不起作用，ADS将会以我们设置的步进扫描功率进行仿真。如下图所示： 电路图如下所示 仿真结果如下图所示： 可以看到在输入功率为16 ~17dBm的情况下，期望输出功率最低可以达到33.5dBm，增益为17.5dB，PAE为58.3%，直流消耗为3.77W，电流和热耗散功率、二三四五阶交调点都可以清楚的看到。 BFU590G晶体管的仿真与此仿真类似，当两个晶体管的仿真完成后，得到BFU590G的最佳输出阻抗和PD55003的最佳输入阻抗，我们将它们进行共轭匹配，从而将两个晶体管级联在一起，至此，PA级联仿真完成，接下来的工作是打板回来调试。
硅是集成电路产业的基础，半导体材料中约 98% 为硅，半导体硅工业涵盖多晶硅、单晶硅（包含直拉和区熔）、外延片以及非晶硅等。其中，直拉硅单晶多用于集成电路和中小功率器件，区域熔单晶主要应用在大功率半导体器件上，像整流二极管、硅可控整流器、大功率晶体管等，而单晶硅与多晶硅的应用最为广泛。单晶硅用作衬底的原因单晶硅由多晶硅提纯而来，多晶硅包含多个晶向的小单元，单晶硅却只有一种晶向（常为和 < 100 > 晶向）。由于半导体采用薄膜工艺，要在硅衬底上生长外延层并制作器件，使用单晶硅做衬底，能确保生长的外延层方向与衬底一致，进而保证整个器件结构的致密性和稳定性，使其在整个晶体中呈现长程有序，而非仅在单个小单元内有序。多晶硅用于 MOSFET 栅极的情况1、优点 易于控制临界电压：MOSFET 的临界电压取决于栅极与通道材料的功函数差异，多晶硅作为半导体，可通过掺杂不同极性杂质改变功函数。且它与作为通道的硅之间能隙相同，调整其功函数就能满足降低 PMOS 或 NMOS 临界电压的需求。而金属材料功函数不易改变，若要同时降低 PMOS 和 NMOS 的临界电压，需用两种不同金属作栅极材料，会给制作过程带来较大变量。 栅下接触面缺陷少：硅与二氧化硅接面的缺陷相对较少，而金属与绝缘体接面容易形成较多表面能阶，对元件特性影响较大。 熔点高：多晶硅熔点高于多数金属，现代半导体制作过程中习惯高温沉积栅极材料以提升元件效能，金属熔点低会限制制作时的温度上限。 2、缺点 导电性不如金属：多晶硅导电性欠佳，限制了信号传递速度，虽可通过掺杂改善，但效果有限。部分熔点高的金属可与多晶硅制成合金（即金属硅化物），能提升其导电特性并耐高温，且因位置离通道区较远，对临界电压影响不大，“自我对准金属硅化物制程”（salicide 制程）就是相关应用。 小尺寸制作下存在 “多晶硅耗尽” 问题：当 MOSFET 尺寸极小、栅极氧化层很薄时（如氧化层厚度达一纳米左右），会出现 “多晶硅耗尽” 现象，即反型层形成时，栅极多晶硅靠近氧化层处会出现耗尽层，影响导通特性。解决此问题，金属栅极是较好方案，像钽、钨、氮化钽、氮化钛等金属可作为栅极材料与高介电常数物质构成的氧化层组成 MOS 电容，也可采用将多晶硅完全合金化的 FUSI 制程来解决。 在制作栅极时，多晶硅常用于自对准工艺，它能界定有源区边界。离子注入时，多晶硅区域可阻挡离子，无多晶硅的区域则被注入离子形成有源区，实现自动对准有源区。像铝金属等熔点低，无法承受离子注入，不适合做自对准，而高熔点金属则可以。
最近看到一个关于上下拉电阻的问题，发现不少人认为上下拉电阻能够增强驱动能力。随后跟几个朋友讨论了一下，大家一致认为不存在上下拉电阻增强驱动能力这回事，因为除了OC输出这类特殊结构外，上下拉电阻就是负载，只会减弱驱动力。 但很多经验肯定不是空穴来风，秉承工程师的钻研精神，我就试着找找这种说法的来源，问题本身很简单，思考的过程比较有趣。 二极管逻辑 今天已经很难看到二极管逻辑电路了，其实用性也不算高，不过因为电路简单，非常适合用来理解基本概念。 一个最简单的二极管与门如下图。与门实现逻辑与操作Y=A&B，即A或者B任意为L的时候，输出Y为L，只有当A和B都为H时，Y才为H。 上图，基本二极管与门。 假设二极管无导通压降，在这个电路中，二极管充当了单向开关的角色，当A和B等于VDD时，两根二极管反向截至，Y被电阻上拉到VDD，这是Y就是H；当A或者B任意一端为GND时，二极管导通，因为二极管导通时电阻很小，远小于上拉电阻，所以Y被拉到了GND，即逻辑L。 至于二极管或门，只要把二极管转一下，再把电阻从拉到VDD改成拉到GND就可以了，非常简单。 上图，基本二极管或门。 基本原理 你看，在这么原始的逻辑电路中就已经出现了上下拉电阻，这里面的原理也非常简单粗暴：利用开关的闭合（电阻为0）和开启（电阻无穷大）的特性，配合电阻，就可以轻松实现两种电压的输出。这种电路还有一个变形，就是用恒流源取代电阻，一方面集成电路工艺，恒流源比电阻更容易获得，另一方面恒流源的驱动能力也更好。根据开关和电阻（或恒流源）的相对位置，有以下基本电路：即开关接到GND（L）或开关接到VDD（H）。 上图，几种开关电路接法。 这几种电路都是由开关的闭合或开启决定了VOUT是VDD还是GND。开关的相对位置不同，还决定了电路在某一状态下的驱动能力：开关的导通电阻为0，可视为驱动力无穷大，可是电阻（或恒流源）的驱动能力呢，只有VDD/R（或者恒流I），这就导致了电路在输出H或L的时候驱动能力不对称（换一个说法，就是电路在输出H或者L的时候，输出阻抗不一样）。 除了驱动能力的问题，这种单开关加电阻的模式还会带来静态功耗的问题，因为只要开关闭合，不管外部有没有负载，都会消耗电流。 既然开关的驱动力比电阻强，那么能不能把电阻也换成开关？恭喜你，发现了现代CMOS逻辑电路的基本单元：俩互补的开关。这样不管输出H还是输出L，驱动能力都是无穷大！好的，这时候上下拉电阻就不见了。 这样两个开关的电路还多出来了一种状态：当两个开关都开启时，VOUT即不是VDD也不是GND，而是一个悬空的状态（即高阻态，Hi-Z），这时候外部给什么信号它就是什么状态。这样又出现了一个新的逻辑门大类：三态逻辑门。 上图，互补开关电路。 上下拉电阻增强驱动能力？ 很多经验不是空穴来风，只是在流传的过程中丢失了重要的前提条件。上一节也看到了有一些逻辑器件，他们输出高和输出低时的驱动能力差别很大。 TTL（70xx、74Fxx、74Sxx、74LSxx等）家族的器件就属于这种类型，如下图是7404（TTL反相器）的原理图，由于非对称的输出级设计，输出为高时驱动能力只有0.4mA，而输出低时居然能输出16mA的电流（手册中的输出电流不是晶体管或者电路本身的极限，而是超过这个电流以后，输出的电压可能无法满足逻辑族的要求）。 上图，7404的简化电路。 这个时候在输出端口外加一个上拉电阻，就可等效以增强端口在输出H时的驱动能力，但代价是端口输出L时，驱动能力相应地减弱，不过这时候芯片输出能力足够强，用这点代价来换取另一个状态下驱动能力的增强，还是划算。 上图，带上拉电阻的7404。 下表是仿真有无上拉电阻时，负载电流与输出电压的关系，可以看到上拉电阻确实增强了在一定负载下的输出电压，不过当负载电流较大时效果并不明显，而且边际效应也很显著，当上拉电阻减小到一定程度以后，增强效果也不太显著，而且会大大增加静态功耗。 上表，带不同上拉电阻的7404输出电压与负载电流的关系。 既然非对称的输出级有这样的问题，那为啥不能把这个驱动器设计成上下对称的呢？ 一方面，如果要设计成上下对称的结构，上管需要用P管，而当时的工艺限制，P管各方面性能都不如N管，速度、功耗和成本都不是很划算，所以能看到很多上年代的芯片，内部几乎没有P管（包括MOS工艺的器件也是）。 另一方面，TTL输入结构的特点，输入为H时所需电流很小，而输入为L所需的输入电流很大，这样对输出L时的驱动能力要求就很高，反而对输出H时没有驱动能力要求（TTL输入悬空时等效为H）。 但TTL的这种特点，又会带来一个比较麻烦的问题：下拉电阻值需要很大才能满足要求，而下拉电阻太大则会导致输出高时负载太重以至于无法达到规定电压，所以TTL要尽量避免使用下拉。 下图是仿真结果，因为这是一个反相器，所以下拉时输出高是所期望的，而下拉电阻超过1.8kΩ时已经无法满足TTL定义的最低高电平标准了；而上拉时，就算上拉电阻达到20kΩ，也丝毫不影响输出。 上表，TTL上下拉电阻取值与输出电压的关系。 CMOS电路 相信现在已经没多少人会在设计时选用TTL家族的器件了，可能多数人都没接触过这类器件，最常用的还是CMOS家族（HC、HCT、LVC、CD4000等）。 CMOS家族的东西就比较简单粗暴，上下对称的结构，上下管驱动能力也基本一致，这个时候输出的上下拉电阻对增强驱动能力几乎没有帮助不说，还加重了负载，属于得不偿失（其实多数情况下是无关痛痒）。 下图是基本的CMOS反相器，只需要一对互补的MOS管即可实现（现实中的CMOS反相器一般是三对这种管子级联出来的，为了提高开环增益）。 但是CMOS器件的输入悬空时，不会被拉向任何一个方向，处于一种浮空的状态，这样会造成输出紊乱，不是我们所希望的结果，这种情况下需要在输入端接入上拉或者下拉电阻给电路提供一个确定的状态。一般可拔插的对外接口（如JTAG）需要在I/O上加上上下拉电阻，有三态的总线视工作情况也可能需要上下拉，不过大多数的CMOS电路不需要额外的上下拉电阻。 上图，CMOS器件在使用是一般要加上下来避免输入悬空。 因为CMOS输入是电压控制型，输入阻抗很高，所以上下拉电阻的值可以很大，理论上用MΩ级别的电阻都没问题。 不过理论归理论，工程师得认清现实。现实的CMOS输入结构，为了保护MOS管的栅极，会在栅极上加入ESD二极管，二极管反向偏置的时候是有漏电流的，还会随温度的升高还会指数增长！所以CMOS电路的上下拉电阻一般在100kΩ以下，一些制程比较先进的CPU，I/O口的漏电流或者上下拉电流较大，上下拉电阻一般取在几kΩ级别。所以设计上下拉电阻前一定要仔细阅读芯片手册，查查I/O的输入电流，看看取什么样的电阻值才合理。 上图，CMOS输入有ESD二极管。 其他需要上下拉的情况 开集（Open-Collector）和开漏（Open-Drain）的输出结构往往也需要加上拉电阻:理清推挽、开漏、OC、OD的特点与应用。OC和OD输出结构只有下管，所以只能输出L和高阻（Hi-Z）两种状态，而高阻态是难以被电路识别的，所以需要合适的上拉电阻把高阻态转变为高态。 上图，OC（左）和OD（右）输出结构。 虽然OC和OD输出结构看起来很复古，使用时也需要外接电阻有点麻烦，但这种结构最大的好处就是可以做线与，也就是多个OC或者OD可以接到一起，只要其中一个输出L，总线就是L，这在多外设中断和电源时序控制方面很常用。 上图，OC/OD的线与接法。 I2C也是OC/OD结构，这样很轻松就能在一条数据线上双向传输数据而不需要额外的方向控制信号，而CAN总线则巧妙地利用线与特性来实现总线仲裁。 在处理OC或者OD电路的时候，一定要注意评估总线负载电容、上拉电阻与所需速度的关系，负载电容越大，速度越快，所需的上拉电阻要越小:通俗理解STM32中的上/下拉电阻。比如I2C总线，如果只挂载了一片从设备，使用4.75kΩ的上拉电阻可能就满足400kHz的总线要求了，但如果挂了10片从设备呢，1kΩ的上拉电阻也不一定能搞定100kHz的总线速度，这种时候可能得考虑总线负载隔离或者降低总线速度了。 下图是在200pF负载电容情况下，上拉电阻为500Ω、1kΩ、2kΩ、4.75kΩ和10kΩ下的波形，可以看到上拉电阻越大，对电容充电速度越慢，所以上升沿也越慢，当上拉电阻不合适时上升沿已经严重变形，无法保证正常工作。 上图，OC电路不同上拉电阻对波形的影响。 逻辑反相器可以当成放大器来用！不是开玩笑，我还真见过产品上用这种骚操作的，只需要把反相器接成反向放大器就可以了，不过逻辑器件当线性器件用，性能嘛... 上图，逻辑反相器（非门）当成线性放大器用。
以STM32参考手册中的GPIO输出配置图为例： 看到输出驱动器虚线框中的内容，输出驱动器中的P-MOS和N-MOS两个MOS管就是实现推挽输出和开漏输出的关键。推挽输出模式下，P-MOS和N-MOS都正常工作，开漏输出模式下，只有下面的N-MOS工作，上面的P-MOS不工作。 注意：GPIO在输出模式下没有上拉下拉配置。 推挽输出（Push-Pull Output） 推挽输出的结构是由两个三极管或者MOS管受到互补信号的控制，两个管子始终保持一个处于截止，另一个处于导通的状态。电路工作时，两只对称的开关管每次只有一个导通，所以导通损耗小、效率高、既提高电路的负载能力，又提高开关速度。如图1所示： 图1 推挽输出结构推挽输出的最大特点是可以真正能真正的输出高电平和低电平，在两种电平下都具有驱动能力。 补充说明：所谓的驱动能力，就是指输出电流的能力。对于驱动大负载（即负载内阻越小，负载越大）时，例如IO输出为5V，驱动的负载内阻为10ohm，于是根据欧姆定律可以正常情况下负载上的电流为0.5A（推算出功率为2.5W）。显然一般的IO不可能有这么大的驱动能力，也就是没有办法输出这么大的电流。于是造成的结果就是输出电压会被拉下来，达不到标称的5V。当然如果只是数字信号的传递，下一级的输入阻抗理论上最好是高阻，也就是只需要传电压，基本没有电流，也就没有功率，于是就不需要很大的驱动能力。对于推挽输出，输出高、低电平时电流的流向如图 2所示。所以相比于后面介绍的开漏输出，输出高电平时的驱动能力强很多。 图2 灌电流与拉电流 但推挽输出的一个缺点是，如果当两个或多个推挽输出结构的GPIO相连在一起，一个输出高电平，即上面的MOS导通，下面的MOS闭合时；同时另一个输出低电平，即上面的MOS闭合，下面的MOS导通时。电流会从第一个引脚的VCC通过上端MOS再经过第二个引脚的下端MOS直接流向GND。整个通路上电阻很小，相当于发生短路，进而可能造成端口的损害。这也是为什么推挽输出不能实现" 线与"的原因。 开漏输出（Open Drain Output） 常说的与推挽输出相对的就是开漏输出，对于开漏输出和推挽输出的区别最普遍的说法就是开漏输出无法真正输出高电平，即高电平时没有驱动能力，需要借助外部上拉电阻完成对外驱动。下面就从内部结构和原理上说明为什么开漏输出输出高电平时没有驱动能力，以及进一步比较与推挽输出的区别。首先需要介绍一些开漏输出和开集输出。这两种输出的原理和特性基本是类似的，区别在于一个是使用MOS管，其中的"漏"指的就是MOS管的漏极；另一个使用三极管，其中的"集"指的就是MOS三极管的集电极。这两者其实都是和推挽输出相对应的输出模式，由于使用MOS管的情况较多，很多时候就用"开漏输出"这个词代替了开漏输出和开集输出。介绍就先从开集输出开始，其原理电路结如图 3所示。 图3 OC开集图 3左边的电路是开集（OC）输出最基本的电路，当输入为高电平时，NPN三极管导通，Output被拉到GND，输出为低电平；当输入为低电平时，NPN三极管闭合，Output相当于开路（输出高阻）。高电平时输出高阻（高阻、三态以及floating说的都是一个意思），此时对外没有任何的驱动能力。这就是开漏和开集输出最大的特点，如何利用该特点完成各种功能稍后介绍。这个电路虽然完成了开集输出的功能，但是会出现input为高，输出为低；input为低，输出为高的情况。图 3右边的电路中多使用了一个三极管完成了"反相"。当输入为高电平时，第一个三极管导通，此时第二个三极管的输入端会被拉到GND，于是第二个三极管闭合，输出高阻；当输入为低电平时，第一个三极管闭合，此时第二个三极管的输入端会被上拉电阻拉到高电平，于是第二个三极管导通，输出被拉到GND。这样，这个电路的输入与输出是同相的了。接下来介绍开漏输出的电路，如图 4所示。原理与开集输出基本相同，只是将三极管换成了MOS而已。**图4的开漏输出电路相当于图3中的右图。**MOS管不会导致电平反相。 图4 OD开漏 接着说说开漏、开集输出的特点以及应用，由于两者相似，后文中若无特殊说明，则用开漏表示开漏和开集输出电路。开漏输出最主要的特性就是高电平没有驱动能力，需要借助外部上拉电阻才能真正输出高电平，其电路如图 5所示。 图5 OD门上拉 当MOS管闭合时，开漏输出电路输出高电平，且连接着负载时，电流流向是从外部电源，流经上拉电阻RPU，流进负载，最后进入GND。开漏输出的这一特性一个明显的优势就是可以很方便的调节输出的电平，因为输出电平完全由上拉电阻连接的电源电平决定。所以在需要进行电平转换的地方，非常适合使用开漏输出。 开漏输出的这一特性另一个好处在于可以实现"线与"功能，所谓的"线与"指的是多个信号线直接连接在一起，只有当所有信号全部为高电平时，合在一起的总线为高电平；只要有任意一个或者多个信号为低电平，则总线为低电平。而推挽输出就不行，如果高电平和低电平连在一起，会出现短路电流倒灌，损坏器件。 总结 开漏形式的电路有以下几个特点：1、利用外部电路的驱动能力，减少IC内部的驱动。当IC内部MOSFET导通时，驱动电流是从外部的VCC流经R pull-up ，MOSFET到GND。IC内部仅需很下的栅极驱动电流。2、一般来说，开漏是用来连接不同电平的器件，匹配电平用的，因为开漏引脚不连接外部的上拉电阻时，只能输出低电平，如果需要同时具备输出高电平的功能，则需要接上拉电阻，很好的一个优点是通过改变上拉电源的电压，便可以改变传输电平。比如加上上拉电阻就可以提供TTL/CMOS电平输出等。（上拉电阻的阻值决定了逻辑电平转换的沿的速度 。阻值越大，速度越低功耗越小，所以负载电阻的选择要兼顾功耗和速度。） 比如STM32用3.3V供电，将GPIO设置为开漏输出模式，同时引脚外部接上拉电阻到5V，则高电平时可以拉到5V，不需要接特殊的电平转换电路或芯片，即用一个电阻实现了3.3V转5V，当然上升沿速度受电阻大小影响。（理论成立，没有进行验证）3、OPEN-DRAIN提供了灵活的输出方式，但是也有其弱点，就是带来上升沿的延时。因为上升沿是通过外接上拉无源电阻对负载充电，所以当电阻选择小时延时就小，但功耗大；反之延时大功耗小。所以如果对延时有要求，则建议用下降沿输出。4、可以将多个开漏输出的Pin，连接到一条线上。通过一只上拉电阻，在不增加任何器件的情况下，形成“与逻辑”关系。这也是I2C，SMBus等总线判断总线占用状态的原理。 补充：什么是“线与”？： 在一个结点(线)上， 连接一个上拉电阻到电源 VCC 或 VDD 和 n 个 NPN 或 NMOS 晶体管的集电极 C 或漏极 D， 这些晶体管的发射极 E 或源极 S 都接到地线上， 只要有一个晶体管饱和， 这个结点(线)就被拉到地线电平上。 因为这些晶体管的基极注入电流(NPN)或栅极加上高电平(NMOS)，晶体管就会饱和， 所以这些基极或栅极对这个结点(线)的关系是或非 NOR 逻辑。 如果这个结点后面加一个反相器， 就是或 OR 逻辑。其实可以简单的理解为：在所有引脚连在一起时，外接一上拉电阻，如果有一个引脚输出为逻辑0，相当于接地，与之并联的回路“相当于被一根导线短路”，所以外电路逻辑电平便为0，只有都为高电平时，与的结果才为逻辑1。关于准双向IO，实际上结构类似于开漏输出，只不过是把上拉电阻集成到了单片机内部。（跟开漏输出有点关系，顺带放这） 如51单片机的P1 ~ P3端口 用。
在数字电路中，所谓“门”就是只能实现基本逻辑关系的电路。最基本的逻辑关系是与、或、非，最基本的逻辑门是与门、或门和非门。逻辑门可以用电阻、电容、二极管、三极管等分立原件构成，成为分立元件门。也可以将门...
阻抗匹配 减少信号反射：当信号在传输线中传输时，如果源端阻抗、传输线阻抗和负载阻抗不匹配，就会导致信号反射。反射信号会与原信号叠加，造成信号失真、过冲、下冲或振铃等问题。串联电阻可以调整信号源的输出阻抗，使其与传输线和负载的阻抗更好地匹配，从而减少反射，提高信号传输的质量和稳定性。 优化传输效率：在高频信号传输中，阻抗匹配能够使信号能量更有效地从源端传输到负载端，减少能量在传输过程中的损耗，提高传输效率。例如，在高速数字电路中，如 DDR 内存的数据线和时钟线等，通常会串联电阻进行阻抗匹配，以确保信号的完整性和高速传输的准确性。 抑制噪声和干扰 降低高频噪声：串联电阻与信号线的分布电容、负载的输入电容等组成 RC 电路，能够降低信号边沿的陡峭程度，减少信号中的高频成分。高频信号在传输过程中更容易产生辐射干扰和被其他电路耦合，通过降低高频成分可以减少电磁干扰（EMI）的产生，提高电路的抗干扰能力。例如，在一些射频电路和高速数字电路中，串联电阻有助于降低信号的高频噪声，使电路符合电磁兼容性（EMC）标准。 吸收干扰脉冲：在长信号线或与快速跳变的时钟信号靠近的布线上，信号线容易受到干扰，或耦合到毛刺或窄脉冲。串联电阻可以在一定程度上吸收这些干扰脉冲，使信号更加稳定。例如，在一些数字电路中，复位信号上串联电阻能吸收干扰信号或静电干扰，防止复位误操作。 保护电路元件 限制电流：在电路中串联电阻可以限制电流的大小，防止过电流对后续电路元件造成损坏。特别是在一些对电流敏感的元件，如芯片的输入引脚、晶体管的基极等，串联电阻可以起到限流作用，保护元件免受过大电流的冲击。例如，当 5V 信号驱动 3.3V 芯片时，串联一个小电阻可以限制流进芯片的电流，防止芯片内部的钳位二极管因过流而损坏。 有些热插拔的接口会用这个方式来支持热插拔。 防止静电放电（ESD）和电气超载（EOS）：串联电阻可以与其他保护元件（如 TVS 管）一起使用，在电路受到静电放电或电气超载时，电阻可以限制电流的上升速率和峰值电流，从而保护电路元件不受过电压冲击的损害。例如，在 USB 接口的 D + 和 D - 线上通常会串联一个小电阻，用于 ESD 防护。 方便调试 测量电流：在调试阶段，串联电阻可以方便工程师通过测量电阻两端的电压来间接测量电路中的电流，而无需断开电路或使用专门的电流测量仪器。根据欧姆定律，已知电阻值和电阻两端的电压，就可以计算出通过电阻的电流，从而了解电路的工作电流情况。 进行滤波调试：在一些需要进行滤波调试的电路中，串联电阻与电容组成的 RC 滤波器可以方便地调整滤波器的参数，如截止频率等，以达到最佳的滤波效果。通过改变串联电阻的阻值，可以改变 RC 滤波器的时间常数，从而调整滤波器对不同频率信号的衰减特性。 信号衰减和调节 衰减信号幅度：在某些应用中，需要对信号的幅度进行衰减，以满足后续电路的输入要求或防止信号幅度过大导致电路饱和或失真。串联电阻可以根据需要选择合适的阻值来实现对信号幅度的衰减。例如，在音频放大器的输入级，有时会串联一个电阻来衰减输入信号的幅度，以避免放大器饱和2。 调整信号上升沿和下降沿：在一些脉冲信号电路中，串联电阻可以与其他元件一起组成电路，用于调整脉冲信号的波形。通过改变电阻的阻值和电路的参数，利用RC充放电，可以控制脉冲信号的上升沿和下降沿时间。
信号过冲问题产生的危害要注意 信号过冲是常见的信号质量问题，如果出现信号过程时，会给电路带来损坏或者潜在的隐患问题。 对于信号过冲问题，常常发生在信号快速切换时，如低电平到高电平或者高电平到低电平的切换时间出现。 对于过冲问题，需要注意，它可能在信号的完整性，干扰等方面给整体电路带来隐患。 它可能会导致信号失真，使得信号的完整性与数据传输的准确性产生干扰，比如因过冲产生的振铃电压波动，就可能导致高低电平的读取造成误判，从而影响整体的信号传输。 同时过冲问题是会增加电磁辐射的，可能会干扰其他电路或设备，对于比较严重的过冲，甚至是会损坏接收端的电路的，比如说CMOS器件等（过冲时间过长或电压过大时造成器件失效）。 电容在刚一通电时，相当于短路 为什么电容器在刚一通电瞬间表现的像短路呢？这个主要原因就是电容在初始充电阶段的时候，内部是没有电压的，因此，电容两端的电势差为零，导致瞬时电流会快速进入电容，此时相当于短路。 这个就是电容的特性，在未通电的时候，电容的两端相当于一个没有充电的电荷存储设备，所以在通电的一瞬间，电容内部还没有电荷积累，这个时候就相当于一个空的容器，可以看成一个导体，并且这个导体电阻很低，电流可以快速的通过，所以此时是可以看成短路的，不过这个短路现象持续的时间极短，电容器会逐渐充满电荷不再表现出短路特性。
IRF1404是N极性MOS管，IRF1404基本描述：-先进的工艺技术-超低导通电阻-动态的dv / dt评级-操作温度175°C-快速切换-完全Avalanche额定IRF1404主要特征：第七代HEXFET®功率MOSFETs从整流器采用国际先进加工工艺技术，...
扫码关注面包板社区
