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芯片晶圆工艺之光刻对准标记

光刻对准标记的简单介绍微纳加工时为保证器件功能正常，属于单一结构的不同光刻步骤的图案必须相互对齐。在光刻技术中，光刻辅助对准标记（以下简称对准标记）是用于实现光刻层之间对准和对位的关键元素，它们是位于光刻掩膜和基片（或芯片）上的特殊图案，通常为一组小而精确的几何形状。对于多层光刻工艺，每一层的对准标记都会被设计师精心布置和制造。科学的、布局合理的对准标记在器件的制备过程中扮演着重要的角色。在光刻处理晶圆的时候，晶圆上通常包括一组对准标记，这些标记具有高精度特征，以便后续曝光以这组标记作为参考（如图1所示）。对准标记通常也被包含在后续图层中，因为随着工艺流程的进行，原始对准标记可能会被抹去。要给晶圆上的每个对准标记加上标签/标号，以便我们更好的识别它，并且每个图案都应该指定好它对应的标记（及其位置）。这样操作人员可以通过观察这些对准标记，很容易在短时间内找到正确的特征，从而快速准确地确认掩膜版和晶圆的相对位置。图1：使用对准标记来对齐后续图层根据所用光刻设备的不同，掩膜版上用于对准的标记图形可能会转移到晶圆上（如图 2 所示）。图2:在光刻过程中将掩膜对准标记转移到晶圆上（接触式光刻）在这种情况下，必须设计对准标记的位置，使其不会影响后续的晶圆加工或设备性能。例如，图3所示的对准标记在晶圆DRIE蚀刻后将不复存在。掩膜对准特征的图案转移到晶圆上还可能会抹去晶圆上的对准特征。在这种情况下，对准标记的设计应尽量减少这种影响，或者在晶圆上复制多个对准标记，这样就会留下对准标记，供其他掩膜套准。图3:晶圆蚀刻的对准标记设计考虑不周（十字标记被刻蚀并丢失）对准标记在晶圆上也不可以随意放置，因为用于执行对准的设备可能行程有限，因此只能对准晶圆上特定区域内的特征（如图4所示）。区域位置的几何形状和大小也可能随对准类型的不同而变化，因此在确定对准标记的位置之前，应考虑所用的光刻设备和对准类型。通常使用两个对准标记来对准掩膜和晶圆，一个对准标记足以在x和y方向上对准掩膜和晶圆，但需要两个标记（最好间隔较远）来校正旋转中的微小偏移。图1：使用对准标记来对齐后续图层对准标记在光刻技术中发挥着至关重要的作用，它们提供了对准、补偿和反馈的参考点，确保多层光刻工艺的精确性和可靠性。通过对准标记的使用，可以实现高精度的图案转移，满足当今微电子和集成电路制造中对高分辨率和尺寸精确度的要求。下面是给大家的一些设计掩膜版时的小建议 01 为了避免光刻过程出现错误，要求光刻版上须有唯一的标识（通常包含光刻版的名称、制版日期和版本号、层号)，在光刻版上的右下角（注：铬面朝上）清楚地标注，这将有利于操作人员的辨认。另外最好将这个标识登记在光刻工艺的流程单上。 02 对准标记的作用在于迅速地定位并且完成精确的套准，也就是要兼具粗对准和精对准的双重功能。 03 对准标记的布局要遵循唯一性和冗余性。在同一单元，不要出现两套一样的对准标记，否则容易引起图形错位对准。同时，对准标记要备份一到两组以防对准标记遭到破坏。备份的对准标记与主标记要采用不同的精对准标记。 04 选取合理的套刻关系，应尽量避免单一方向的逐次套准，减少套刻累积误差。对准标记的损坏和再生，在深腐蚀中，凸角的对准标记图形会受到破坏，这时要根据实际情况考虑对准标记的再生或者保护。主要参考文章： https://sites.engineering.ucsb.edu/~sumita/courses/Courses/ME141B/Alignment.pdf 微电子行业光刻辅助对准标记规范(草稿)

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金属箔电阻的结构与制程工艺

金属箔电阻在的相关资料并不多，查阅各厂家官网，发现各厂家对此类电阻的命名都不尽相同。例如，风华将其归为合金电阻，而国巨等厂家则定义其为电流检测电阻。在相关文献资料中，以金属箔电阻为关键词能搜索到的文献最多，其原因应该是最早发明并推出此类电阻的厂家Vishay将这一电阻称为Metal Foil Resistor。基于此，后文将采用金属箔电阻这一名称进行讨论。金属箔电阻的结构如图1所示，此类金属箔电阻采用陶瓷基板，箔片位于电阻背面，这样可以使得箔片更贴近PCB，获得更好的散热性能以及更小的ESL。《高精度标准电阻的研制》一文中指出，金属箔电阻的箔片材料大致可分为锰铜合金和镍钴合金两大类。其中，锰铜材料具有稳定性好、与铜接触电阻小、容易加工、容易焊接等优点，是标准电阻中广泛采用的一种材料，但是它的温度系数比较大。镍钴合金具有硬度高、耐腐蚀、电阻率高、长期稳定性好、温度系数小等优点。但是其加工技术和工艺要求较高，加工成本也比较高（但KOA的官网上《电阻器的基础》一文中给出的数据与此文存在冲突，见图2）。一次保护层为聚酰亚胺，金属箔电阻没有印刷的电极，但是箔片的电极位置上镀有一层金属铜，其作用后文详述。其他构造与厚膜电阻、薄膜电阻类似。图1 陶瓷基板的合金电阻图2 主要的金属材质的电阻率和电阻温度系数（源自KOA）还有一种金属箔电阻以聚酰亚胺（PI膜为基板），其结构如图3所示。相较于陶瓷基板的金属箔电阻，该类电阻出来基板材料不同且没有一次保护层(只以风华的规格书为例)以外，其余方面未见明显差异。采用聚酰亚胺膜是因为其具有优良的耐温特性及电气绝缘性能，厚度比陶瓷基板薄。因此，在相同封装下可以贴更厚的金属箔片，从而做到更低的阻值；也有设计在聚酰亚胺膜上增加导热层，增加器件的散热能力，从而实现更高的功率。另外，小尺寸电阻使用陶瓷基板时存在易崩碎、形变等问题，使用聚酰亚胺膜也可以改善此问题。图3 聚酰亚胺基板的金属箔电阻在网上的相关资料中，较多提到了VPG公司（从Vishay独立出来的公司）推出的Z- Foil合金电阻，其TCR可以做到±0.2ppm/℃，精度可达±0.01%。这个规格上比上述材料的金属箔电阻的规格要高出不少，当然价格也是十分昂贵，其规格参数如图4所示。图4 VPG电阻规格参数表但是这里有一个疑问，在整理薄膜电阻的资料时，部分文献如《精密薄膜固定电子器件研究》、《直流磁控溅射铂电阻薄膜》等提到，在一定厚度范围内，薄膜电阻的膜厚越厚，TCR越高，原因是金属本身的TCR为正，但由于薄膜或多或少存在缺陷，在薄膜不连续部分存在类似半导体靠隧穿效应导电的部分，这个特性使得薄膜电阻在温度升高时，载流子越容易被激发，即其TCR为负，所以整体上，薄膜电阻的TCR可以做到很低，要由于金属块。金属箔从厚度上看远比电子的平均自由程大，所以不存在尺寸效应，理论上其TCR要劣于薄膜。但现在金属箔电阻的TCR可以做到如此之低，说明VPG公司在材料上还是比较领先的。查看其他家的金属箔电阻产品，可以看到以上推论可以成立，以Vishay公司的官网数据为例，对比厚膜、薄膜、金属箔电阻的参数如图5所示。可以发现金属箔电阻的阻值范围比较窄，一般都是1Ω以下的低阻值，甚至是毫欧级的超低阻值。但是其他参数并不十分突出，TCR、精度都比不上薄膜电阻，与厚膜电阻相当。图5 Vishay官网电阻规格对比那么金属箔电阻有什么特点？为什么需要使用金属箔电阻呢？超低阻：仔细对比厚膜电阻和金属箔电阻可以发现，金属箔电阻的阻值可以做到更低，并且在不同阻值下，同系列的金属箔电阻的TCR都可以维持在同一水平。而同系列的厚膜电阻阻值越低，TCR也越高（参见风华的产品手册）。功率大、噪声低、稳定性好：金属箔的箔片厚度在微米级，因此其通流能力比较强，能承受较大功率；相较于其他电阻，其因电流产生的温升达到稳定的时间也较短，热稳定性强，长期的阻值稳定性方面也有较大优势；在噪声方面，由于厚膜电阻的电阻体存在玻璃相和导电相，电流路径通过的是在玻璃相粘接的导电颗粒，这些导电颗粒的接触点形成了一个高阻点，使得电流噪声较大。并且，这些触点对因膨胀失配、受潮膨胀、机械应变和电压输入水平而产生的任何形变都很敏感，都容易放大噪声。当薄膜电阻要均匀得多，但是薄膜电阻或多或少都存在缺陷或沉积不均匀的问题，这些也会导致一定的噪声。而金属箔电阻的箔片十分均匀，且连续，电流在合金的晶界间穿过。从一个或多个金属晶体到另一个的晶间电流路径涉及通过晶界的多个且较长的电流路径，从而降低了噪声产生的可能性。图6 金属箔电阻（左）与厚膜电阻（右）的电流路径对比 ESL和ESC低：电阻的等效模型如图7示所示，实际的电阻都存在寄生参数，那么，这些寄生的电容和寄生电感是怎么来的呢？图7 电阻等效模型寄生电容容易理解，电阻的两个电极可视为电容的极板，因此存在寄生电容。但是一般情况下，电感都有线圈，形成了闭合回路，而电阻从形态上来看，只是一根直导线。那么寄生电感是怎么出现的呢？由右手定则可知，当电流流过导线时，在导线周围会产生环形磁场，如图8所示。当导线的电流发生变化的时候，磁场的大小也会随之发生变化，但是根据楞次定律，磁场的变化时会产生感应电流，其作用为阻碍磁场变化，以图8为例，原电流从左往右流，产生的磁场在导线上半不符是垂直纸面向外，下半部分则相反，当电流变大时，其感应的磁场是垂直纸面向内，根据右手定制，感应电流的方向是从右往左，阻碍电流增加。这种特性与电感阻碍电流变化的特性是一致的，这就是寄生电感的来源。图8 直导线的环形磁场那么金属箔电阻是如何做到低寄生参数的呢？VPG公司的文档《Ten Technical Reasons to Choose VFR Resistors for Your Circuit - Promotional Material》以及《Research on Pattern Design of Metal Foil Resistor》两篇文档指出，通过设计合适的电阻图案，有利于达成降低ESL和ESC的目的。如图9所示的S形图形使得ESC分段并且为串联关系，使得ESC大大减小。对ESL部分，部分资料认为S形的图案大大增加了电流路径并且减小了通流的面积，因此其ESL会增加。但分析其中的电流路线可以发现，在相邻的线路中，电流路径是相反的，因此电流产生的磁场会有互相抵消，所以ESL应该是会降低的。另外，合金箔电阻一般都会让箔片至于底部，这样可以减少环路面积和底部部分的电感，达到减少寄生电感的目的（见《Passive SMT Mounting Techniques: Face-up vs Facedown and Performance Trade-offs.》）。图9 合金电阻图形设计图10 箔片置于底部的优势基于以上特性，金属箔电阻在电流检测（低阻值、大功率、热稳定性高，在采样时可以实现快速精准采样，并且对电路本身的影响比较小。另外，金属箔电阻在电流发生突变的时候，感应电压也很低，使采样更精确）、音频设备（噪声低、寄生参数小，可以实现声音的高保真及纯净度）、精密测量仪器（稳定性高，长期工作时可以最大限度的降低系统误差）等方面的应用具有较大优势。制程工艺主要参考CN207993600U和CN107230537B进行讨论。贴金属箔：在陶瓷基板上贴一层粘合膜，通过加热加压的的方式，将金属箔与基板牢牢结合。如果贴合不牢，易出现箔材翘起的情况，影响电阻的稳定性。CN207993600U给出了一种高温烧结的方式，对合金箔进行镀铜处理（其提到直接使用合金材料比较难实现键合），后进行加压整平，再将合金箔和基板放在一起烧结，使得金属箔表面形成氧化铜与氧化铝进行反应键合。掩膜印刷：在箔材上印刷光刻掩膜浆料并固化。曝光显影：使用图形底片对眼膜进行遮盖后进行曝光，用显影液进行显影，得到想要的掩膜图形。蚀刻：使用蚀刻液对箔片进行蚀刻，形成电阻图形。掩膜制作：再次印刷掩膜并固化。此次曝光、显影使用的图形需要露出箔片的电极部分，其余电阻图案需用掩膜覆盖。电极镀铜：通过挂镀的方式对箔层电极部分进行镀铜。镀铜后对掩膜进行脱模。调阻：金属箔电阻有两种调阻方式，一是机械调阻，利用金刚石磨棒对电阻体进行打磨、修整；另一种是激光调阻，一般会在电阻图形上设置多个调阻点，以提升调阻效率。一次保护膜印刷：印刷聚酰亚胺涂层，聚酰亚胺可以和箔片形成很好的结合，避免出现空隙，提升电阻的耐湿性和耐腐蚀能力。二次保护层印刷：印刷环氧树脂，提高产品的绝缘性、耐机械应力及耐腐蚀的能力。后面的折条、溅射、电镀、字码印刷、测试等工序与其他电阻一致。在此不赘述。通过其制程工艺，可以发现金属箔电阻的工艺有以下特点：无电极印制工序：金属箔片本身已覆盖了陶瓷基板，电极可以在电镀在箔片上，且由于箔片放在电阻背面，天然形成背电极，可以满足焊接需要。正面因为不存在电阻体，所以没有电极也无所谓。但是CN107230537B指出印刷正面和背面电极（其正面背面间隙材料均为树脂浆料）能够使绝缘基板两端侧处的电极饱满，并且保证电阻的完整性，有利提升金属箔电阻的功率。箔片镀铜：金属箔片本身可以导电，也可以形成电极，箔片镀铜好像多此一举，但是箔片镀铜是在调阻前，其目的是为了让其箔片的表面更加光滑，并且铜的电阻率比合金要低，因此镀铜可以降低箔片的接触电阻。对于超低阻值的金属箔电阻来说，接触电阻可能对电阻的测量有较大影响，不镀铜可能影响调阻的精度。一次保护层印刷：厚膜和薄膜电阻的一次保护层印刷都是在调阻前，而金属箔电阻是在调阻后，原因应该是因为箔片在调阻不想厚膜和薄膜电阻那么容易受到影响，调阻时无需对电阻体进行额外保护。有的金属箔电阻甚至没有一次保护层。而且，这里印刷一次保护层的目的是为了避免空隙，提升电阻的耐湿热和耐腐蚀能力，放在调阻后可以保证保护膜的完整性，是较优的选择。

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ASML：中国芯片落后10-15年！

12月26日消息，荷兰光刻机巨头ASML CEO克里斯托弗表示，尽管华为、中芯国际在半导体领域取得的进步相当可观，但两家公司相比Intel、台积电、三星等行业巨头落后10-15年。在ASML看来，在无法获得先进EUV光刻机的情况下，即便采用一流的DUV设备，依然无法和台积电等厂商的工艺技术相媲美。作为参考，ASML及其合作伙伴从基础工作到完成商用机器再到构建EUV生态系统，花了20多年的时间。据悉，美国方面在向ASML施压，要求其停止在中国维护和维修DUV设备。然而，荷兰方面迄今尚未同意这一要求。目前，中国公司是ASML的主要客户之一。ASML2024年Q3财报显示，该公司第三季度实现净销售额75亿欧元，净利润达21亿欧元，但第三季度订单额仅为26亿欧元，不到上一季度近56亿欧元的一半。公司披露财报提到，中国仍然是阿斯麦的最大市场，占今年第三季度销售额的47%，达27.9亿欧元。在今年7月公布的第二季度财报中，阿斯麦方面表示，其49%的销售额来自中国。事实上，从2023年第三季度荷兰出口政策收紧以来，中国已连续五个季度成为阿斯麦最大的市场，占比都在40%以上。来自中国的需求可能在未来一段时间内放缓，美国在芯片半导体领域持续对华无理打压，也仍将是阿斯麦股价长期面临的压力。

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改善硅外延片电阻率和厚度

摘要：阐述硅外延片在电阻率和厚度一致性的问题，改善其一致性外延片的制备方法，包括装入衬底片、衬底气相抛光、变流量吹扫、本征生长、外延生长的工艺流程和工艺参数。 0 引言硅外延的相关工艺通常应用于器件研制，其于器件研制工作中具有重要作用，由于其外延片质量能够直接影响器件性能，因此需要对其电阻率一致性以及厚度的一致性进行研究，确保其满足器件制作的相关需求。 1 改善硅外延片电阻率一致性硅外片作为半导体材料中不可或缺的一部分，其较为重要的指标之一为硅外延片电阻率。不同的器物对外延层电参数有不一样的要求。但因为自掺杂现象的存在，导致电阻率统一性的控制难度非常大。在控制电阻率方面，提出了许多应用方法，例如添加少量氯化氢和二次生长，不过，这些方法没有达到理想的效果，甚至在某些程度上，工艺时长的增加，工艺效率的下降。为了达到电阻率上的一致性要求，121必须从源头开始处理。形成自掺杂的基本原因：因为硅外延在成长的时候，衬底加热，导致衬底里面扩散到了外面，又由外面蒸发来到气相中来。它们大部分在停滞层内存储，而且沿着气流趋向扩散。然后继续外延生长时又重新加入外延层中。开始外延生长后，抑制衬底前面蒸发，自掺杂大部分来自衬底后面蒸发的杂质。除了上述的原因外，生长系统、基座的污染也同样会导致自掺杂现象发生[1]。 2 改善硅外延片厚度一致性众所周知，互联网处于高速发展进程之中，全球信息化的步伐越来越快，互联网行业在飞速进展中推动了整个电子信息产业进步，在其情况下半导体相关材料的品质受到广泛关注，硅外片作为半导体材料中不可或缺的一部分，其较为重要的指标之一为硅外延层厚度。硅外延生长的相关工艺中，能够对外延厚度产生影响的因素较多。外延层的边缘产生翘突导致硅片整体厚度不一，即便位于相同炉内，其基座位置不同，外延片生长的厚度依旧具有一定差别。当外延片在厚层生长时表现更加突出。在制作硅平面晶体管时，外延厚层需要格外注重一致性，制作集成电路时也是如此。一旦外延厚层缺乏一致性或一致性不强，则其后续工艺将会遭受较大影响，严重时甚至无法继续进行工艺制作。外延片的厚度不具备较好一致性的情况下，隔离区的扩散工作难度将会大大加重，情况严重时不但隔离区的工作将会受到影响，后续工作无法完成，还会导致器件报废。即便将厚度不一的外延层勉强扩通，生产出的器件质量难以得到保证，其性能必将受到影响，非常容易出现电性能不符合要求的情况，无法满足设计要求，造成成本的大量浪费。而与此同时较薄的部分则很有可能由于集电区过薄被电击穿。硅片的边缘出现外层凸起状况时，大概率会引发光线模糊，进而导致图形变形问题，翘边较为严重的硅片还能够造成光刻板划伤，导致光刻板彻底报废，因此必须要对外延厚度上的一致性情况进行重点关注。在影响外延片厚度的诸多因素中有三种主要因素造成的影响较大：（1）温度；（2）气流；（3）反应室集合形状。选择并对温度进行控制时，必须优先选择不会对生长速度造成较大影响的温度。在控制气流因素时可以对反应器基座实际的倾斜角进行调节以达到限制气流速度的目的。反应器的类型有三种，分别为水平类型的反应器、桶式类型的反应器以及钟罩式类型的反应器。通过控制两反应器之间的夹角能够对硅外延的厚度进行有效控制。当上述方法都无法取得厚度一致性地较好成果时，可以采取以下三种方法进一步改善一致性。（1）将卧式反应器安装于硅片装载器，将其改善为硅片实施外延生长处理。该方法能够平稳气流，其外界条件对于外延生长而言较好，有较大概率产生厚度一致地外延。（2）在反应器中安装可以旋转的基座，此操作能够帮助硅外延在其转动期间进行生长，可以改善外片厚度的一致性。（3）由于以上两种方法都需要安装相应器件，其复杂程度较高，因此可以选择较为方便的方法例如将基座的倾斜度改变、改善其温度分布以及调整线圈密度。此类方法虽然简便但其具有副作用，很有可能造成气流发生流动变化的问题 3 制备改善硅外延片电阻率与厚度一致性的方法当前，硅外延材料制备的主要方法是化学气相外延方法（CVD），即使用氢气、三氯氢硅、等气态化学成分在高压高温环境下进行化学反应，在硅单晶上反应形成拥有一定厚度和电阻率的硅单晶薄层材料。在这个化学反应过程中气体流速和腔体温度的控制是当中的两个至关重要的因素。流入腔体中的气体成分因为与腔体之间拥有温度差别，一定会作用腔体内的各处温度的均匀性，而且，流入腔体的气体成分同样也会影响腔腔体内的所有气体流速，一定会形成流场均匀性的差异。而腔体内流场与温场的均匀性关系着腔体内所有部位的发生反应强度，从而决定最终产品参数的稳定性和一致性。常规的制备外延片的工艺中，发生反应的气体入射方式通常使用把简式外延炉设计为平行顶盘，其发生反应的气体只能在0º入射。经试验和分析得出，这种入射气体方式会改变外延片数值一致性甚至降低半导体器件的成品率，因此，提升外延片数值一致性是符合现在半导体器件生产工业化必将迎来的发展趋势[2]。改善外延片电阻率以及厚度的一致性制备方法步骤如下：（1）将其装入衬底片并升入腔体。按照顺序吹扫氮气、氢气，使接下来的步骤都能够在氢气的主环境中发生反应，实现腔体升温，温度需要稳定在1 100～1 200℃范围内。（2）进行衬底气相抛光。对衬底运用HCL实施表面抛光，整体抛光温度控制在1 100～1 200℃之间，控制H2流量范围280～320L/min，其中HCl的实际流量应当为1～3L/min，整体抛光的时间必须控制在4～5min之间。（3）变流量吹扫。进行该操作时其腔体温度应当低于1 100℃～1 200℃，通过改变H2的流量的方法将衬底表层含有的杂质逐渐稀释，通常H2的流量需要从280～400L/min一直下降到50～100L/min，整个降流量的时间为l～4min，并且需要维持1～3min的低流量时间，时间到后再将H2的流量从50～100L/min逐渐上升到280～400L/mi n ，上升流量的总时间需要控制在 1 ～ 4 m i n 之内，并维持1～3min的高流量时间。（4）本征生长。该操作于衬底表面实施，过程中H2的流量应当在280～320L/min范围内，TCS的流量需要控制于20～60Gr/min之间，进行本征生长的合适温度为1 100℃～1 200℃，时间为3～5min之间。（5）外延生长。该操作在常压条件下进行，其温度应当控制于1 100～1 200℃之间，其整体时间范围是15～25min，H2的流量应当控制于280～320L/min，同时将TCS的流量控制在20～60Gr/min之间，pH掺杂流量需要符合20～60sccm要求，再依照外延片实际厚度，将筒式外延炉锥形顶盘的入射角度进一步确定，确保反应气体入射角度在0º

2024-12-18 87浏览
倒装芯片连接的焊接方法指南

2.1 Introduction 2.1引言在本章中，将倒装芯片定义为[1-4]，该芯片连接到基板的焊盘或具有各种互连材料（例如，Sn-Pb，Cu，Au，Ag，Ni，In和各向同性的另一个芯片）的芯片或各向异性导电粘合剂）和方法（例如，回流焊和热压键合（TCB）），只要芯片表面（有效区域或I / O侧）面向基板或另一个芯片，如图2.1所示。 flip芯片技术是IBM在1960年代初引入其固态逻辑技术的，该技术成为IBM System / 360计算机产品线的逻辑基础[5]。图2.2a显示了带有三个终端晶体管的第一个IBM Fip芯片，它们是嵌入在晶体管的三个I / O焊盘上的Sn-Pb焊料凸块中的Ni/ Au镀Cu球。Cr-Cu-Au附着/种子层沉积在Si芯片上的Al-Si接触垫和焊料凸点之间。图2.2b显示了在陶瓷基板上的第一个IBM倒装芯片组件（三个芯片）。随着I / O的增加，铜球被焊料凸块代替。所谓的C4（受控塌陷芯片连接）技术[6]利用沉积在芯片上可湿性金属端子上的高铅焊料凸点和基板上可湿性焊料端子的匹配占地面积。焊有凸点的倒装芯片与基板对齐，并且通过回流焊锡同时制造所有焊点。今天，倒装芯片技术的应用已扩展到[7-12]芯片对芯片，面对面和面对面。图2.3显示了Amkor的DoublePOSSUM软件包[12]。可以看出，封装实际上是由两个层次的嵌套模具定义的。这三个子模具是倒装芯片，固定在较大的母模上，然后再固定在最大的祖母模上。然后将祖母芯片倒装芯片到封装基板上。子管芯和子管芯之间的凸点是微型凸块（带焊料盖的铜柱）。在母模和祖母模之间以及祖母模和封装基板之间使用C4凸块。倒装芯片技术已广泛用于大型机，服务器，个人计算机，笔记本电脑，智能手机，平板电脑，游戏等的处理器，网络，电信等的专用集成电路（ASIC）和存储器大部分的倒装芯片组件都大量销售。近年来，由于对更高功能芯片的需求以及缩小芯片面积的要求，处理器，ASIC和存储器的引脚输出数量增加，而其间距（或引脚焊盘之间的间距）却减小了。同样，由于用于移动产品（例如，智能手机和平板电脑）和便携式产品（例如，笔记本电脑）的外形尺寸较小的趋势，芯片和封装基板的厚度必须尽可能地薄。更高的引脚数，更紧密的间距，更薄的芯片以及更薄的封装基板，导致对倒装芯片组件采用TCB方法的必要性。在这项研究中，除了大批量生产外，还提到了各种TCB技术。高密度和低成本封装基板的最新进展促进了更多的倒装芯片应用。在这项研究中，将讨论有机堆积基板，具有薄膜层的有机堆积基板，无芯基板，引线凸块（BOL）和嵌入式痕量基板（ETS）。为了提高芯片芯片组件的焊接可靠性，必须进行填充，特别是对于有机封装基板。在本研究中，将讨论预组装填充物，例如无流动填充物（NUF），非导电胶（NCP）和非导电膜（NCF）。同样，组装后的填充capillary underﬁll (CUF) and molded underﬁll (MUF). 倒装芯片技术正面临来自扇出晶圆级封装（FOWLP）[13,14]的激烈竞争，这将在第4、5、6、7、8、9、10和11章中讨论。扇入式晶圆级封装（WLCSP）[15-17]将在第3章中讨论。 2.2 Wafer Bumping 有许多方法可以执行晶圆凸点（[2]中至少显示12个），最常见的方法是通过电化学沉积（ECD）或电镀[18]。模版印刷方法[19–25]也用于晶圆凸点，但此处不再赘述。 2.2.1 C4 Bumps 通常，焊盘尺寸等于100 um，目标凸点高度等于100 um。重新定义钝化开口后（通常不需要），首先在晶片的整个表面上溅射Ti或TiW（0.1-0.2 um），然后溅射0.3-0.8um的Cu。 Ti-Cu和TiW-Cu称为凸块冶金（UBM）。为了获得100 um的凸点高度，然后在Ti–Cu或TiW–Cu上覆盖40 um的抗蚀剂层，并使用焊料凸点掩模来定义（紫外线曝光）凸点图案，如步骤1–所示。图2.4中的4。抗蚀剂中的开口比钝化层中的焊盘开口宽7–10 um。然后在UBM上镀一层5um的Cu，然后电镀焊料。这是通过将静态电流或脉冲电流通过晶片作为阴极的镀浴来完成的。为了电镀足够的焊料以达到目标（100 um），将焊料电镀在抗蚀剂涂层上约15um以形成蘑菇形。然后剥离抗蚀剂，并用过氧化氢或等离子蚀刻去除Ti-Cu或TiW-Cu。然后晶片使用助焊剂过炉，会产生光滑的截断球形C4凸点焊锡。如图2.4右侧的步骤＃5–8所示，由于表面张力的作用[2.4]和2.5。 2.2.2 C2 (Cu Pillar with Solder Cap) Bumps 由于引脚数更高且间距更紧密（焊盘之间的间距更小），因此可能会使相邻的焊料C4凸点短路。导线互连[26]和带有焊帽[27、28]的铜柱可以是一种解决方案。如图2.6的步骤5所示，除了电镀铜代替焊料外，制造工艺与C4凸块基本相同。接下来是电镀焊料盖，然后向焊料中倒入助焊剂（图2.7a显示了带有焊料的铜柱。图2.7b显示了非常高的铜柱，没有焊锡帽。由于与C4凸块相比焊料体积非常小，因此表面张力不足以执行Cu柱与焊料盖凸块的自对准，因此有时将其称为C2（芯片连接）凸块。除了能够处理更细的间距外，C2凸块还提供了比C4凸块更好的热和电性能。这是因为铜（400和0.0172）的热导率（W / m K）和电阻率（µΩm）优于表2.1所示的焊料（55-60和0.12-0.14）。 2.3 Flip Chip Package Substrates 在过去的几年中，通过增加堆焊层的数量，在堆焊层的顶部制造薄膜层的方式，为提高/提高传统的低成本堆焊有机封装基板的能力做出了巨大的努力。上层，缩小金属线的宽度和间距的尺寸，减小焊盘的尺寸和间距，消除铁芯，制作BOL，并层压ETS。对于硅衬底，第一个是TSV中介层，而未来的趋势是无TSV中介层，这将在第10章中讨论。陶瓷基板[29–34]将不在本书中讨论。 2.3.1 Surface Laminar Circuit (SLC)Technology 大约25年前，日本Yasu的IBM在日本发明了SLC技术，图2.8[35-38]，该技术构成了当今非常流行的低成本有机封装基板的基础，其堆积层通过微孔垂直连接[39- 59]支持ip芯片。SLC技术有两个部分：一个是核心基板，另一个是用于信号布线的SLC。芯基板由普通的玻璃环氧板制成。但是，SLC层依次由光敏环氧树脂制成的介电层和镀铜的导体平面构成（半添加技术）。通常，具有十二层[例如，两个芯层和十个堆积层（5-2-5）]以及10μm的线宽和间隔的封装衬底足以支撑大多数芯片。 2.3.2 Integrated Thin-FilmHigh-Density Organic Package (i-THOP) 2013年，Shinko建议在封装基板的堆积层之上制造薄膜层。图2.9显示了Shinko用于高性能应用的i-THOP基板[60，61]。这是4 +（2-2-3）测试车，这意味着有两层金属芯，底部（PCB）侧有三层堆积金属层，顶部有两层堆积金属层（芯片）侧），第一个数字“4”表示在顶部堆积层的表面上有四个薄膜铜布线（RDL）。薄膜Cu RDL的厚度，线宽和间距可小至2 µm。薄膜Cu RDL通过10µm的孔垂直连接，如图2.9所示。表面铜垫间距为40um，铜垫直径为25 µm，高度为10–12 µm。 i-THOP基板通过了翘曲和可靠性测试，没有观察到通孔分层[60]。2014年，Shinko展示了[61]个超细间距芯片可以成功地组装在i-THOP基板上。图2.10示意性地显示了两层薄膜的横向连通情况，这是通过两层薄膜层的2µm线宽/间距RDL来实现的，这两层薄膜层构建在1-2-2积层有机基板的顶部，即2+（1-2-2）。图2.11显示了测试芯片的40 µm节距的微型凸块（Cu柱+ Ni + SnAg）和40µm节距的倒装芯片键合焊盘（直径25 µm）。具有优化条件的倒装芯片组件横截面的典型图像如图2.11所示。可以看出，在组装的所有区域都确认了良好的焊点[61]。 2.3.3 Coreless Substrate 无芯基板是富士通[62]在2006年首次提出的。图2.12显示了具有堆积层的传统有机封装基板和无芯有机封装基板的比较。可以看出，最大的区别是无芯封装基板中没有芯，无芯封装基板的所有层都是堆积层[62-84]。无芯封装基板的优点是[62-84]：（a）由于消除了芯，无芯基板的成本较低；（b）通过消除芯，可以实现更高的布线能力；（c）由于良好的高速传输特性而具有更好的电气性能；（d）外形尺寸要小得多。另一方面，缺点是[62-84]：（a）由于消除了磁芯，无芯基板的翘曲较大；（b）容易出现层压板崩裂；（c）由于基板刚性较低，导致焊点良率差；（d）必须建立新的制造基础设施。 2010年，索尼为其PlayStation3的单元处理器制造了第一个无核封装基板[74]。尽管无芯基板具有许多优点，但由于翘曲控制问题，它们并不受欢迎。影响翘曲的关键因素之一是基板材料的热膨胀不匹配系数。因此，对此因素的适当控制将有助于减少无芯基板的翘曲问题。影响翘曲的另一个因素是封装组件。因此，适当的封装组件翘曲校正控制（在真空和压力下）将有助于改善无芯基板的翘曲问题。 2.3.4 Bump-on-Lead (BOL) BOL由STATSChipPAC[85-89]首次提出，并由高通[90]和其他公司[90-93]使用。图2.13a中显示了传统的捕获式焊盘（BOC）或简单的焊盘上（BOP）倒装芯片有机基板布局。可以看出，倒装芯片焊盘在阻焊层（SR）定义的配置中的面积为210-μm的面阵间距上，在凸点焊盘之间有一个信号逸出，导致有效的逸出间距为105μm。BOL方法如图2.13b所示。在这里，基板上的焊盘只是走线（引线）本身，或者走线的略宽版本，这会释放足够的布线空间，以允许在凸块之间布线额外的走线，从而导致有效的逃逸间距为 7 µm，无需更改基板的设计规则（迹线宽度和间距）。改进的BOL结构如图2.13c所示。可以被看见凸点焊盘没有任何阻焊层，即开孔SR [90]。参考文献中使用的测试车，BOL上的Cu柱。 [90]在图2.13d和e中示出。可以看出，凸点间距在180 µm到凸点间距20 µm之间的两条走线可以轻松布线。图2.14的上部显示了垂直于BOL和纵向BOL的典型横截面。图2.14中部显示了一个3D幻灯片有限元模型，其中显示了BOL，BOC（或BOP）和焊点。BOL焊点的蠕变应变轮廓显示在图2.14的下部[93]，它太小而在大多数情况下都不会引起焊点可靠性问题。 2.3.5 Embedded Trace Substrate (ETS) ETS是具有细线宽/间距的无芯基板之一，将顶部金属走线图案嵌入到半固化片层中[94-98]。ETS的处理流程如图2.15a所示。它从带有可移动铜箔的载板开始。其次是使用典型的电解铜电镀方法形成第一层铜图案。然后，将预浸料层压在铜图案上。随后进行激光通孔钻孔，化学镀铜，干膜层压，曝光和显影，第二层铜图案电镀，剥离和微蚀刻。一旦所有的铜图案层均已完成，将移除载板。由于铜箔连接到第一个铜图案，因此在SR涂层之前必须进行微蚀刻。 SR开封过程之后，可通过金属表面处理（例如有机可焊性防腐剂（OSPs））完成。图2.15b显示了SPIL[97]在ETS组件上的Cu柱倒装芯片的横截面。目前使用的ETS的大多数线宽/间距为15/15 µm。但是，Simmtech正在生产13/13 µm的线宽/间距[98]。 2.4 Flip Chip Assembly 基本上，有两组倒装芯片组件：一组在焊盘/走线之间有一个中间层，另一组则没有，即一无所有。带有中间层的倒装芯片组件，例如用于大批量生产的焊料和由TCB制成的带有焊料盖的Cu柱，被称为间接键合，这是本章的重点。因此，在芯片/晶圆上的键合焊盘/迹线之间没有任何东西的Cu-Cu扩散键合称为直接键合。 2.4.1 Cu-to-Cu TCB Direct Bonding 铜到铜的扩散结合可以减小到超细间距和焊盘尺寸（焊盘之间的间距为5 µm或更小）。为了减少形成会严重影响键合质量和可靠性的天然氧化物的趋势，Cu-to-Cu是一种TCB，通常在高温高压下和较长的处理时间下运行[99-101]，这不利于吞吐量和设备可靠性。另一方面，在室温下[102-108]的铜对铜键合可实现最高的吞吐量和最少的器件可靠性问题，并且成本非常低。然而，室温粘合的缺点是对（a）焊盘/走线/晶圆平面化，（b）表面处理以确保光滑的亲水性表面以实现高质量粘合的严格要求，以及（c）洁净室等级（非常高）。需要）。Cu-to-Cu TCB主要用于晶圆对晶圆（W2W）组装工艺，尚不在大规模生产中，因此，在本章结尾进行了讨论。 2.4.2 C4 Solder Mass Reﬂow 焊料回流已用于倒装芯片组装近50年了。大多数的焊料C4凸块都大量回流在硅，陶瓷或有机基板上。组装过程非常简单，图2.16a：（i）使用lookup和lookupcamera来识别芯片上凸块和基板上焊盘的位置；（ii）在C4凸块或衬底上，或在两者上都使用助焊剂；（iii）拾取C4凸块并将其放置在基板上，然后随温度H回流。由于回流期间C4焊料凸块的表面张力，该过程非常坚固（自对准）。图2.17显示了iPhone6 Plus（2015年9月）的横截面。可以看出，A9应用处理器以PoP格式安装，并且将焊有凸点的倒装芯片大量倒装在2-2-2有机封装基板上。通常，C4凸块芯片的焊料质量流中的凸块之间的间距可以小到50 um。 2.4.3 C2 Solder Mass Reﬂow 过去的几年中，已尝试在硅，陶瓷或有机封装基板上回流C2（带有焊帽的铜柱）焊接芯片的焊料质量，以用于高引脚数和细间距的倒装芯片组件。图2.16a的组装过程与C4凸块的组装过程完全相同，但是自对准特性相差无几，因此很少使用。通常，C2凸焊芯片的焊料质量流中的支柱之间的间距可以小至25 um。 2.4.4 C2 TCB 在过去的几年中，在硅，陶瓷或有机封装基板上具有中间层（例如C2（带有焊帽的铜柱）的凸点）的TCB芯片已引起人们对高密度和超细间距倒装芯片组件的关注。基本上，有两种方法，一种是低粘结力，另一种是高粘结力。 2.4.4.1 C2 TCB with Low Bonding Force 对于一个低键合力的芯片，组装过程很简单，如图2.16b所示：（i）首先，使用查找和查找摄像头定位芯片上C2凸块及其在基板上相应焊盘的位置；（ii）将助焊剂涂在焊锡盖上或基板上或两者上；（iii）将芯片拾取并放置在基板上，然后施加温度（H）以熔化焊料，并施加较小的力（f）以将芯片保持在距基板一定距离的位置。上面的过程一次只完成一个芯片，因此与C2焊料大量回流工艺相比，生产率较低。图2.18显示了具有TCB的倒装芯片组件的典型横截面，其在C2凸块上的作用力较小[109]。通常，TCB通过低键合力在C2芯片上的支柱之间的间距可以小至8 um。 2.4.4.2 C2 TCB with High Bonding Force 对于在C2芯片上具有高键合力的TCB，组装过程必须与NCP或NCF底漆结合使用，这将在后面讨论 2.5 Underﬁll/Reliability 填充[110-124]的应用可以提高倒装芯片焊点的可靠性，尤其是在有机基材上。大多数底料由低膨胀度的填料（例如熔融石英（SiO2））和液体预聚物（例如热固性树脂（粘合剂））组成，它们可以固化为固体复合材料。 1987年，Hitachi表明，随着填充时间的延长，陶瓷基板上的倒装芯片焊点的热疲劳寿命增加了[125]。1992年，Yasu的IBM提出将低成本有机基板代替高成本陶瓷基板用于倒装芯片组装[35-38]。他们表明，填充不足后，硅芯片（2.5 10-6 /°C）和有机基板（15-18 10-6 /°C）之间的大热膨胀失配得到了大大降低，并且焊点可靠适用于大多数应用。这为当今非常流行的低成本有机基板封装上的焊料凸点ip芯片打开了大门，这些封装用于例如个人计算机，笔记本电脑，智能手机，平板电脑等的处理器中。基本上，有两种不同的应用程序下填充，即预组装下填充和后组装下填充。 2.6 Post-assembly Underﬁll 对于组装后填充，填充是在倒装芯片组装之后进行的，即倒装芯片已经在基板上并且焊点已经大量回流（使用C2或C4凸点）或使用C2的低力TCB 颠簸。 2.6.1 Capillary Underﬁll (CUF) 对于组装后填充，基本上有两种方法，即CUF [126-129]和MUF [130-134]。 CUF是进入批量生产的第一种方法[126–129]。对于CUF，通过无针辅助的针头或喷射器在基板组件上的倒装芯片的一侧（或两侧）上分配底部填充物。由于毛细作用，这会完全填满芯片，焊点和基板之间的空间。然后通过固化底漆将芯片和基板牢固粘合。 CUF一次执行一个芯片组装，因此吞吐量成为一个问题。 2.6.2 Molded Underﬁll (MUF) 模压填充是由CooksonElectronics [130]在2000年提出的，后来由例如Dexter [131]，Intel [128]，Amkor [132]，STATS ChipPAC [133]和LETI /STMicroelectronics [134]提出。对于MUF，将经过修改的EMC转移模制到芯片上，并填充芯片，焊点和倒装芯片组件的基板之间的间隙。芯片的密封剂和底部填充剂是同时形成的，这将提高吞吐量。但是，MUF的挑战在于：（a）芯片和基板之间的MUF流动通常在真空辅助下； b）EMC的二氧化硅填料的尺寸必须很小，以确保流动性；（c）MUF的EMC成本远高于封装成型的成本；（d）由于EMC，芯片和基板之间的热膨胀不匹配，封装翘曲成为一个问题；（e）成型温度受焊点熔点的限制；（f）焊点的支座高度和间距不能太小。 2.6.3 Printed Underﬁll 为了增加CUF的通吐量并避免MUF的弊端，朗讯技术公司[135]提出了一种后装填底模的方法，该方法使用模版在封装基板组件上印刷倒装芯片的底模材料，例如如图2.19所示。可以看出，（1）模板设计具有一个开口，该开口至少是芯片的尺寸[135]；（2）模板厚度不超过倒装芯片组件[135]的高度（图2.19）；3）基板必须有一个孔[135]，以使填充物能够流出。 [135]的缺点是：（1）由于模板的开口很大以及从基板孔流出的填充物浪费了很多填充物；（2）由于模板的开口很大（露出芯片的整个背面），并且模板的厚度不高于芯片的背面（因此所有刮板压力），因此很有可能损坏芯片。在打印过程中应用于芯片的背面）（3）基片上的孔是不切实际的，因为它不仅影响布线，而且增加了基片的成本和尺寸。在目前的研究中[136]，将设计一种新的模板，以在有机面板和硅晶圆组件上印刷倒装芯片的底版。将检查粘度，热增强和底纹的多次印刷的影响。固化后的组件将通过C-SAM，X射线，剪切试验，横截面和SEM方法进行表征。 2.6.3.1 A New Stencil Design 2.6.3.2 Test Chip 为了证明新模板设计用于后期组装底版的可行性，我们制造了测试车。有机面板和硅晶圆组件的测试芯片相同，如图2.23所示。可以看出，芯片尺寸为5 mm 5 mm 150 µm，并且有31 31（961）个铜柱+ SnAg焊料帽凸点，间距为160 µm。Cu柱的直径为40 µm，高度为25 µm，而SnAg焊帽为17 µm，如图2.23所示。 2.6.3.3 Test Substrates 在本研究中，fipchi组件的测试基板分别是有机硅片Siwafer，并分别在图5和6中显示。2.24和2.25。可以看出，对于有机面板基板（图2.24），尺寸为240毫米63毫米0.32毫米。共有36个单元，每个单元的尺寸为15.4毫米15.4毫米0.32毫米。每个芯片上都有焊盘和走线。 OSP的直径Cupadis80 µm and isona320µmpitch。走线（引线）宽度为25 µm，并且会凸出引线（BOL）。图2.25显示了200 mm的硅晶圆衬底。切屑部位的尺寸为5 mm 5 mm 760 µm。有961个Cu焊盘，每个芯片位置的间距为160 µm。焊盘直径为60 µm。由于晶圆上芯片位置之间的街道（切缝）宽度太窄（<160 µm），不足以放置底料，因此将使用其他所有芯片位置。 2.6.3.4 Flip Chip Assemblies 将倒装芯片（图2.23）浸入助焊剂中，放置在有机面板或硅晶圆的基板上，然后大量回流。通过在60°C喷射水来清洗助焊剂残留物。有机面板基板上的倒装芯片组件的X射线图像如图2.26a所示。可以看到，有两种焊点：一种是BOP（焊盘上的凸点），另一种是BOL（引线上的凸点）。BOP的节距为320 µm，BOL的节距为160 µm。Si晶片基板上的倒装芯片组件的X射线图像如图2.26b所示。可以看出，芯片上直径为40μm的Cu柱焊接在基板上直径为60μm的Cu焊盘上。它们的间距为160µm。 2.6.3.5 Stencil Designs 用于测试车辆的模板设计如图2.21所示，用于有机面板基板上的倒装芯片，图2.22所示用于硅晶片基板上的倒装芯片。对于这两种情况，模板厚度为100 µm，开口为5.5 mm〜0.8 mm。模板下方的干膜厚度为250 µm。对于有机面板基材，模板下方的干膜开口为11 mm 12 mm（图2.21）。对于硅晶圆衬底，模版下方的干膜开口为8毫米32.4毫米，如图2.22所示。干膜（光刻胶）通过加热辊（* 125°C）层压在模板上。干膜的打开是通过UV（紫外线）曝光机和化学溶液进行的。 2.6.3.6 Test Matrix 简述了测试基质，组件的烘烤，印刷过程，填充毛细作用和固化。本研究考虑了三种不同的填充材料。它们的粘度为材料＃1 = 34 Pa.s（RT），材料＃2 = 68 Pa.s（RT）和材料＃3 = 15000 Pa.s（RT），如图2.27所示。对于底部填充材料3，由于粘度如此之高，以至于模板的刮刀几乎不移动（即使在60°C的温度下进行了热增强），在其余的研究中也将不考虑使用。测试矩阵如表2.2所示。可以看出，（1）有两种不同的基板（有机面板和硅晶片）；（2）对于每种基材，有两种不同的填充材料（＃1和＃2）；（3）对于每个底注，都有两个不同的印刷编号（1次和10次）；（4）每次都有两个不同的温度环境（RT和45°C）。 2.6.3.7 Baking Substrates 填充过程从烘烤有机和硅衬底倒装芯片组件开始。烘烤条件是在120°C下60分钟（在热板上）。此步骤对于无空隙底涂至关重要。否则，组件中夹带的水分将在底垫上形成空隙，如图C-SAM图像所示，图2.28。 2.6.3.8 Printing Process 烘烤后，将倒装芯片组件装入模板印刷机（DEK）中。下划线放置在模板上。印刷速度在150至290 mm / s之间，印刷力为8 kg，卡扣高度为零。如图1和2所示，印刷图案非常均匀。有机基板为2.29L，硅基板为图2.29R。 2.6.3.9 Capillary Action and Curing 印刷后的填充倒装芯片组件放在120°C的热板上。填充物将流到芯片下方，并通过毛细作用填充芯片，焊点和基板之间的空间。填充物从芯片的其他边缘露出后，请固化填充物。 2.6.3.10 Effects of Underﬁll Viscosity, Thermal Enhancement, and Multiple Prints 实验样品通过C型SAM，X射线，截面，剪切试验和SEM方法进行表征。实验结果示于表2.3。可以看出，对多个印刷品没有显着影响。对于填充＃1和＃2（带有和不带有热增强）的填充，只有三个具有空隙的芯片，而其他所有芯片都是无空隙的。图2.30显示了具有空隙的倒装芯片组件，这是由于清洗过程中残留的助焊剂造成的。典型的C模式SAM图像如图2.31所示。图2.31（顶部）显示了填充材料为1的硅基板组件上的倒装芯片，而图2.31（底部）在材料2的有机基材上显示出倒装芯片。这些组件中没有任何空隙。热增强对模板印刷填充的影响如图2.32所示。可以看出，对于＃1和＃2底版材料，（1）在45°C的模板印刷底漆后几乎没有底漆残留；（2）在RT的模板印刷底漆后有很多底漆残留（无热增强）。 2.6.3.11 Cross Sections 图2.33显示了有机面板组件上倒装芯片的模版印刷底版的典型横截面。可以看出，（1）清楚地显示了芯片边缘上的底部填充；（2）芯片，焊点和基板之间的底漆没有空隙且已正确处理；（3）有机基板的铜焊盘（BOP）和铅（BOL）上的焊点看起来非常好。图2.34显示了硅晶片组件上倒装芯片的模版印刷底版的典型横截面。可以看出，（1）清楚地显示了芯片边缘上的底部填充；（2）芯片，焊点和基板之间的底漆没有空隙且已正确处理；（3）在硅基板的直径为60μm的铜焊盘上，芯片的直径为40μm的铜柱的焊点看起来不错。 2.6.3.12 Underﬁll Filler Density 图2.35显示了具有无空隙底绒的倒装芯片组件。据观察，即使没有空隙，也没有空隙。但是，有较暗的斑点。例如，在图2.35的顶部所示的横截面中，焊点7和8之间比焊点8和9之间稍暗。 SEM图像显示，焊点7和8之间的二氧化硅填充物比焊点8和9之间的二氧化硅填充物致密。 2.6.3.13 Shearing Test 模版印刷的填充倒装芯片组件经过剪切测试。剪切刀片的尖端放置在距基材表面30微米处（靠近倒装芯片的底部）。测试仪的最大剪切力设置为60 kg。表2.3和图2.36显示了一些测试结果。可以看出，许多样品通过了60公斤的测试，没有失败。对于失败的样本，失败模式是切屑破裂（开裂），并且没有填充不足的失败。如图2.36所示，对于Si基板组件上的某些倒装芯片，不仅芯片断裂，而且Si基板也开裂。这显示了底部填充的韧性（图2.36；表2.3）。 2.7 Preassembly Underﬁll 对于预装底部填充，底部填充的应用是在基板或晶圆上，并且在倒装芯片组装之前。 G4 [137]首次提出了带有底漆的C4凸块的回流焊，被称为NUF。如图2.16c所示，Amkor[138]首先研究了在基板上填充非导电性胶（TC-NCP）的C2凸点的高结合力TCB [138]，已将其用于为三星的Galaxy智能手机组装高通公司的SNAPDRAGON应用处理器。在图2.37中 NUF和NCP底料可以旋转，用针头分配或真空辅助。通过从玻璃上芯片技术中学习，研究了C2凸点在晶圆上具有非导电膜（NCF）填充的高结合力TCB。例如，三洋[139]，日立[140、141]，东北[142、143]，陶氏[144]，海力士[145]，KAIST/三星[146、147]，Amkor / Qualcomm [148]和东丽[ 149–151]用于2.5D / 3DIC集成[7–10]。图2.38显示了NCF在带有焊料帽凸点晶片的Cu柱上的层压。三星已经在其基于TSV的双数据速率4型动态随机存取存储器（DRAM）上生产了用于C2芯片和NCF的高键合力TCB（从叠层晶圆切割后）以进行3D IC集成，图2.38，并由Hynix在AMD图形处理器单元（GPU）代码名为Fiji的高带宽内存（HBM）上进行。这个3D立方体由高强度TCB的C2芯片和NCF一次堆叠在一起，每个芯片需要* 10 s的时间填充胶膜，焊料熔化，胶膜固化和焊料巩固。吞吐量是个问题！为了解决这个问题，Toray [150，151]提出了一种集体粘合方法，如图2.39所示。可以看出，带有NCF的C2芯片是在温度= 80°C的阶段上预粘结的（粘结力= 30 N，温度= 150°C，时间<1 s）。对于后期粘合（第一步（3 s）：粘合力= 50 N，温度=220–260°C，第二步（7 s）：粘合力= 70 N，温度= 280°C），初期温度= 80°C。，而不是使用传统方法将40个sinstack堆叠到四个芯片上，而采用集体方法仅需不到14 s。所提出的集体结合方法的横截面的一些图像如图2.39所示。通过优化条件可以实现合理的良好连接。通常，具有高键合力的NCP或NCF（通过TCB）在C2芯片上的支柱之间的间距可以小到10 µm。 2.8 Cu–Cu Direct Hybrid Bonding 索尼是第一个在大批量生产（HVM）中使用Cu-Cu直接混合键合（可同时键合晶片两侧的金属焊盘和介电层）的公司。索尼为三星银河S7生产了IMX260背面照明CMOS图像传感器（BI-CIS），该传感器于2016年交付。电气测试结果[152]显示，其坚固的Cu-Cu直接混合键合实现了出色的连接性和可靠性。图像传感器的性能也非常出色。IMX260BI-CIS的横截面如图2.40所示。可以看出，与[153]中的索尼ISX014堆叠式相机传感器不同，TSV消失了，BI-CIS芯片和处理器芯片之间的互连通过Cu-Cu直接键合实现。信号通过引线键合从封装基板传到处理器芯片的边缘。 Cu-Cu直接混合键合的组装过程始于表面清洁，金属氧化物去除以及硅片的SiO2或SiN的活化（通过湿法清洗和等离子活化），以开发高结合强度。然后，使用光学对准将晶片放置在室温下和典型的洁净室气氛中接触。第一次热退火（100–150°C）旨在增强晶片的SiO2和SiN表面之间的结合同时最小化由于Si，Cu和SiO2或SiN之间的热膨胀失配而引起的界面应力。然后，施加较高的温度和压力（300°C，25 kN，10–3Torr，N2 atm）持续30分钟，以在界面处引入Cu扩散，并在整个键合界面处晶粒生长。粘结后退火是在N2大气压下于300°C进行60分钟。这个过程导致同时形成Cu和SiO2或SiN的无缝键（图2.40）。2.9 Flip Chip Technology VersusFOWLP 倒装芯片技术正面临激烈的竞争。它的某些市场份额将被扇出晶圆/面板级封装（FOW / PLP或简称FOWLP）技术所取代[13，14，154]。图2.41显示了PoP横截面的示意图和SEM（扫描电子显微镜）图像，其中包含生产型智能手机的应用处理器（AP）和移动动态随机存取存储器（DRAM）。该PoP是使用InFO（集成扇出）WLP技术制造的[154]。从底部封装可以看出，已经消除了晶片隆起，助焊剂，倒装芯片组装，清洁，底料分配和固化以及堆积的封装基板（图2.17中所示的AP），并已由底部封装代替。EMC和RDL（用于AP，如图2.41所示）。这样可以降低成本，提高性能并降低性能包。这非常重要，因为开发这些软件包的智能手机公司（苹果公司）和组件公司（TSMC）是“羊的领导者”。一旦他们使用它，那么其他许多人就会跟随。而且，这意味着FOWLP不仅适用于封装基带，RF（射频）开关/收发器，PMIC（电源管理集成电路），音频编解码器，MCU（微控制单元），RF雷达，连接性IC等，也可用于封装高性能和大型（> 120 mm2）SoC，例如AP。 2.10 Summary and Recommendations 在这项研究中，已经对晶圆倒装，封装基板，组装以及用于倒装芯片技术的填充进行了研究。一些重要的结果和建议如下：•倒装芯片技术来自很长一段时间：从三焊球的ipip芯片到10,000焊球的ipip芯片，到2020年可能达到50,000焊球的ipip芯片。那时，倒装芯片的间距可以小到30 µm，如图2.42所示[155，156]。 •倒装芯片技术正面临激烈的竞争，其某些市场份额将被FOWLP技术夺走。 •C2凸块具有更好的热性能和电性能，并且可以比C4凸块下降到更细的间距（焊盘之间的间距更小）。但是，应针对相对性能特性（例如电迁移寿命，热疲劳寿命，信号速度，芯片结温等）进行更多的研究和开发工作。•C2凸块的自对准特性（倒装芯片技术最独特的功能之一）远不及C4凸块。因此，质量流通常应用于C4凸块。 •带有C2凸块的芯片通常由TCB用强力组装，而有时用力较小。 •TCB的优点是引脚数更多，引脚间距更细，芯片更薄，密度更高，封装基板更薄以及控制翘曲和芯片倾斜。 TCB的缺点之一是吞吐量（与质量流量相比）。 •具有十个堆积层（5-2-5）且线宽和间隔为10 µm的封装衬底足以支撑大多数lip芯片。 •应针对便携式，移动，可穿戴和物联网应用，对创新的低成本ETS和无芯基板进行更多的研究和开发工作。为了有效地利用BOL技术来增加布线密度，从而降低成本并减小有机封装基板的尺寸，应该做更多的研究和开发工作。 •对于铜对铜直接扩散键合，焊盘之间的间距为5 µm或更小。 •对于带有CUF或MUF的C4凸块芯片的大批量生产，凸块之间的间距低至50 µm。 •对于带有CUF或MUF的C2隆起芯片的大流量，Cu柱之间的间距低至25 µm。 •对于带有CUF或MUF的带有C2凸起芯片的力较小的TCB，Cu柱之间的间距低至8 µm。 •对于带有NCP或NCF填充的带有C2凸块的力较大的TCB，Cu柱之间的间距低至10 µm。 •对于组装后填充方法，通常将CUF或MUF应用于具有大流量的倒装芯片组件和采用低结合力方法的TCB。 •对于预填充底部填充方法，通常在倒装芯片组装之前应用NUF，NCP或NCF。 NUF具有大流量，NCP或NCF具有高强度TCB。通常，将NUF和NCP施加在基板上，然后将NCF层压到C2凸块晶圆上，然后切成单个芯片。 •Toray的集体TBC具有高潜力的方法可能是潜在的高通量工艺，用于堆叠带有层压NCF的C2芯片。 •现在，索尼已经将其带有铜-铜混合键合的BI-CIS应用于HVM中，为了进一步提高3D IC集成的吞吐量，应该对使用铜-铜混合键合的DRAM晶圆堆叠进行更多的研究和开发。

2024-11-27 115浏览
光刻胶的坚膜工艺以及常见光刻胶

关于常用光刻胶型号也可以查看这篇文章：收藏！常用光刻胶型号资料大全，几乎包含所有芯片用光刻胶来源：芯one 声明：本文由半导体材料与工艺转载，仅为了传达一种观点，并不代表对该观点的赞同或支持，若有侵权请联系小编，我们将及时处理，谢谢。

2024-09-26 373浏览
TSV应用技术进行了分析和总结

摘要：随着电子技术的高速发展，更高密度、更小型化、更高集成化以及更高性能的封装需求给半导体制造业提出了新的挑战。由于物理限制，芯片的功能密度已达到二维封装技术的极限，不能再通过减小线宽来满足高性能、低功耗和高信号传输速度的要求；同时，开发先进节点技术的时间和成本很难控制，该技术的成熟需要相当长的时间。摩尔定律已经变得不可持续。为了延续和超越摩尔定律，芯片立体堆叠式的三维硅通孔（TSV）技术已成为人们关注的焦点。综述了TSV 结构及其制造工艺，并对业内典型的TSV应用技术进行了分析和总结。 0 引言芯片是信息社会发展的基石，在人工智能、高性能计算和5G/6G通信等关键领域发挥着重要的作用，作为数字经济中的“硬科技”，芯片发展正得到前所未有的重视。而人们对高速、高密度、小尺寸和多功能电子器件的需求推动了3D集成封装技术的发展。 3D 封装是将不同功能的芯片异质集成到一个封装体中，信号从芯片的正面传递到背面，实现了堆叠的多层芯片之间（如图像传感器、MEMS、RF、存储器）的信号传输，为高性能计算、AI等提供更小的封装尺寸、更高的互连密度和更好的性能[1]，3D 集成技术的应用与前景如图1所示。3D集成技术中芯片之间的互连方式主要有引线键合、球栅阵列和TSV，而使用TSV转接板进行3D集成已经在多款高端产品中得到应用。典型产品包括三星量产的基于TSV和微凸点互连的64 GB DRAM 和英特尔采用Foveros 3D 封装技术的Lakefield处理器。华天科技有限公司开发的硅基埋入扇出三维封装（eSinC）技术，通过重布线（RDL）和Via-Last TSV技术将不同工艺节点或不同功能的芯片集成到1个封装体中，可以实现三维异质异构集成封装。三星推出的3D 封装技术X-Cube 采用TSV 技术进行不同芯片之间的通信连接，可以将SRAM存储芯片堆叠到主芯片上方，减少芯片面积，提高集成度，采用该技术封装完成的芯片拥有更强大的性能以及更高的能效比。台积电提出的3D 系统级集成单芯片（SoIC）技术的凸点间距最小可达6 μm，是3D 封装的最前沿技术。显而易见，未来使用的电子产品中，采用TSV硅转接板进行3D集成的芯片封装比例会越来越高。目前用于三维互连与集成技术的TSV 直径约为5~10 μm，深宽比约为10∶1。与其他技术的发展方向相似，TSV的直径、间距、深度以及微凸点的尺寸和节距等关键尺寸亟需缩小。目前更小尺寸和更细节距的TSV 技术（如直径为1~3 μm）已在研发中，未来有望实现亚微米直径的TSV。量产的重布线技术中的最小线宽和间距约为2 μm/2 μm，未来也会逐渐缩小到亚微米水平。缩小关键尺寸可以在提高集成密度的同时改善产品性能。本文介绍并比较了Via-First、Via-Middle、Via-Last3种不同的TSV集成方案，针对TSV技术中的各个核心步骤做了详细的讲述，综述了硅通孔三维互连与集成技术在3D晶圆片级芯片规模封装（WLCSP）、3D扇出封装（FO）、2.5D CoWoS和3D IC 先进封装领域成功应用的范例，阐述当前技术现状并探讨存在的技术难点及未来发展趋势。 1 TSV结构、性能和集成流程 1.1 TSV定义和基本结构 TSV 是1 种连接硅晶圆上、下两面并与硅基板和其他通孔绝缘的电信号互连结构。硅通孔的起源要追溯到1958 年William Shockley 申请的一项名为“半导体晶圆及其等效化方法”的专利，其目的是通过硅通孔将上、下2 片晶圆连接起来，如图2（a）所示[2]。根据TSV 的定义，可以知道TSV的基本结构主要包括穿透硅基板的导电填充物及与侧壁的绝缘层，如图2（b）所示。为了实现硅基板上下面的电气互连，同时还需要正面和背面的互连层，以实现信号的互连和再分布。 1.2 TSV工艺流程概述 TSV 工艺流程包括多种方法，对于三维集成电路而言，TSV工艺分为Via-First、Via-Middle、Via-Last，其中Via-Last 又分为晶圆正面的后孔（Front SideVia-Last）及从晶圆背面的后孔（Back Side Via-Last）技术。Via-First型一般是指先在硅晶圆上加工TSV，然后再加工其他包括电路的器件，目前主要指TSV 转接板的制造，在TSV 制造之后不再加工有源器件，直接加工互连层；Via-Middle 型一般是指TSV 在器件加工与后道互连加工之间形成，是目前IC工厂主要采用的方案，很多机构将TSV 转接板的加工也归为Via-Middle型；Via-Last 是指TSV 在所有IC工厂工艺完成之后进行，可以由晶圆级封装工厂独立完成，是目前TSV产业化最为成熟的方案之一。图3描述了不同TSV工艺流程的步骤[3]。 1.3 Via-First工艺 Via-First工艺是指在器件结构制造之前先进行通孔结构制造的1种通孔工艺方法。晶圆上先形成通孔结构，并在孔内沉积高温电介质（热氧沉积或化学气相沉积），然后填充掺杂的多晶硅，最后通过化学机械抛光（CMP）去除多余的多晶硅。这种方法允许使用高温工艺来制造绝缘化的通孔（即高温SiO2钝化层）并填充通孔（即掺杂的多晶硅）[4]。由于多晶硅通孔的高电阻率，Via-First工艺并未被广泛用于有源器件晶圆。使用Via-First 工艺的图像传感器和微机电系统产品数量有限，对于这些应用，通孔尺寸较大（大于100 μm），因此掺杂多晶硅通孔的电阻是可以被接受的。在Via-First 方法中，TSV 在晶圆的器件侧形成，然后进行键合和减薄处理。TSV可以在一开始就引入到器件流程中，这意味着热负载没有限制。Via-First工艺中掺杂了大量多晶硅，这让设备具有了在制造初期集成TSV的能力。多晶硅允许使用高热负载，这在高压情况下是一个主要优势，因为它允许使用热氧化物作为隔离材料。低电阻率是TSV填充材料的关键点之一，在后端中其他材料如钨也可以用于Via-First方法。 1.4 Via-Middle工艺 TSV 可以实现从有源侧到芯片背面的电连接，为其提供最短的互连路径，并为最终的3D 集成创造途径。TSV 可以在IC 制造过程的不同阶段实现，而Via-Middle 工艺应用在前端器件制造工艺（FEOL）之后、后端器件制造工艺（BEOL）之前，可以实现高质量、高可靠的三维互连。 Tezzaron 是最早提出Via-Middle方法的人之一，他演示了在FEOL 处理之后实现埋入式W-TSV触点，然后在BEOL中互连堆栈[5]。2006 年，BEYNE[6]提出了1 种使用铜TSV 的Via-Middle 方法和1种芯片到芯片或芯片到晶圆的堆叠方法，被大多数半导体公司作为三维集成流程的参考。2011年，IMEC在300 mm晶圆上推出了直径为5μm、深度为50 μm、深宽比为10∶1的符合行业标准的Via-Middle TSV 模块[7]。2016年，BEYNE[8]进一步提出了直径为5 μm、深度为50 μm 的TSV 三维集成技术，同时提出了1种用于预测设备应力影响的验证模型。多层三维模具堆叠组件如图4 所示，使用铜TSV 作为微凸点，将芯片热压键合（TCB）到模具正面的电镀微凸点上，并直接将其用于3D 芯片堆叠，可得到间距为20 μm、直径为5 μm、深度为50 μm的6层TSV堆叠组件。 Via-Middle工艺的主要步骤如图5所示。它由光刻、TSV 刻蚀、氧化层沉积、扩散阻挡层和种子层沉积、TSV 镀铜和铜退火、CMP 组成。该技术已应用在2.5D及3D封装等多种高端封装领域。Xilinx公司[9]将Via-Middle技术应用在FPGA产品上，制作了具有数千个节距为45 μm微凸点的硅中介层测试芯片。硅中介层厚度为100 μm，通过节距为180 μm 的C4 凸点安装在尺寸为42.5 mm×42.5 mm 的基板上，优化了TSV 制造工艺步骤和安装在无铅微凸点TSV中介层上的大型逻辑芯片的组装工艺，以及元件在有机衬底上的组装方式，Xilinx 的FPGA 产品芯片剖面图如图6（a）所示。美光公司使用Via-Middle型硅通孔和复杂的键合封装技术构建DRAM和逻辑存储器堆栈，增加宽带，改善信号延迟，减小芯片尺寸[10]，美光公司HMC产品示例如图6（b）所示。SK 海力士公司通过Via-Middle工艺制备了8 GB 堆叠高带宽内存（HBM），通过在HBM DRAM 中配置直接存储端口和各种逻辑测试单元，存储器能够在Chip-on-Wafer（CoW）水平上执行TSV故障修复，大大提高了测试的可靠性[11]。 1.5 Via-Last工艺最常见的Via-Last TSV集成流程与Via-First TSV和Via-Middle TSV 集成流程类似，区别在于，Via-LastTSV 在键合晶圆平台上实现[12]，图7（a）为Via-Last 工艺流程图。首先将晶圆与玻璃进行临时键合及整面减薄，结合光刻工艺和干法刻蚀工艺制备直孔刻蚀形貌，接着采用化学气相沉积制备绝缘层，以及采用干法刻蚀完成氧化硅刻蚀，紧接着用物理气相沉积法沉积金属种子层，电镀填充硅通孔后，用化学机械抛光除去表面金属，随后沉积金属种子层、光刻线路、整面电镀、除去光阻和刻蚀金属种子层，从而形成线路。此流程的1 个优点是RDL 线宽/ 线间距与Via-LastTSV 单点工艺无关，精细的RDL（2 μm/2 μm）仅受光刻工艺和湿法刻蚀工艺的限制。然而，在临时键合晶圆上进行CMP是本流程的一个挑战，文献[13]中有针对性的讨论和分析。一个挑战是CMP后晶圆边缘的铜残留物难以去除；另一个挑战是TSV 图案使临时键合晶圆上的CMP均匀性差。除此之外，其还存在制造成本相对较高的问题。另一种Via-Last TSV 流程可以单步完成TSV 线路[14]，图7（b）是此流程的工艺流程图。这一流程中形成金属种子层之前的流程与一般Via-Last TSV 一致；在形成金属种子层之后，对线路进行光刻、整面电镀、除去光阻和刻蚀金属种子层，一步形成线路。此流程工艺简单，成本低，但是RDL线宽、线间距的工艺能力有限（>5 μm）。通常，TSV电镀铜时需要厚的金属种子层，因此，在电镀铜完成后需要进行较长时间的湿法蚀刻来消除种子层。除非能够实现对湿法蚀刻工艺的良好控制，否则在经过长时间湿法蚀刻后，当线宽、线间距都<5 μm时，线路可能会塌陷。另一种BEOL同样可以单步完成TSV 线路，工艺流程如图7（c）所示。首先将晶圆与玻璃进行临时键合及整面减薄，然后结合化学气相沉积法、光刻工艺和氧化硅刻蚀工艺制备具有线路图形的绝缘层，接着采用光刻工艺、干法氧化硅刻蚀和干法硅刻蚀制备直孔形貌，同时采用干法刻蚀完成氧化硅刻蚀，紧接着用物理气相沉积法沉积金属种子层，电镀填充硅通孔后用化学机械抛光消除表面金属，形成线路。这种集成流程可以实现非常细的线宽和线间距，但是成本可能很高。此外，这种Via-Last TSV 流程还面临临时键合晶圆上CMP不均匀的问题，因此需要对临时键合工艺进行优化[15]，需要特定的键合技术和键合胶来解决在CMP中观察到的问题。还有一种替代CMP的TSV工艺流程，其具有以下优点：1）可实现精细的RDL线宽、线间距（＜2μm）；2）不需要CMP 工艺，因此对临时键合技术和键合胶没有要求；3）CMP工艺被更便宜的湿法蚀刻工艺所取代，因此成本较低。这种无CMP 的流程与一般Via-Last TSV流程相似，其中CMP工艺被湿法蚀刻工艺所取代，详细流程如图7（d）所示。TSV深孔电镀后，由湿法蚀刻工艺取代CMP 消除铜覆盖层和铜/ 钛PVD种子层，然后进行铜退火，并形成RDL[16]。采用湿法蚀刻工艺代替CMP，工具和材料成本可降低约8%。这使其成为更具成本效益的Via-Last TSV 集成流程之一，与TSV 和RDL单步电镀流程相当。此外，因为用于RDL 电镀的铜种子层更薄，此种无CMP 的Via-Last TSV 集成流程还可以形成精细的铜RDL 线宽、线间距（＜2 μm）。 TSV 填充金属有3 种方式：完全填充、侧壁填充和半填充。完全填充TSV RDL如图8（a）所示，适用于高密度TSV应用[17]；半填充TSV RDL如图8（b）所示，在一些研究中有提到[18]。侧壁填充TSV RDL 如图8（c）所示，在TSV 侧壁覆盖1层线路，可用于线路相对不密集的情况[19]。综上所述，基于TSV 工艺在整个芯片制造流程中的相对位置，主流的TSV 工艺可分为Via-Middle 和Via-Last 2 条路线。Via-Middle 是目前主流IC 工厂加工TSV 选用的集成方案，主要应用于包括TSV 转接板和预埋TSV 的芯片。而在Via-Last型集成方案下，TSV 在所有芯片制造工艺之后进行，其可以从背面加工也可从正面加工，目前产业界主要是从背面加工TSV，与正面焊盘直接形成电互连通道。其最典型的产品应用是CMOS图像传感器（CIS）。 2 TSV单元工艺 2.1 TSV刻蚀技术硅刻蚀起源于MEMS新产品开发需求，因其气体解离程度很高，又被称为深度反应离子刻蚀（DRIE）。最常用的DRIE 工艺被称为“博世”工艺[20]。该工艺交替使用短步骤的六氟化硫（SF6）等离子体来快速且各向同性地消除硅、短步骤的八氟环丁烷（C4F8）等离子体沉积来保护侧壁。在用SF6进行下个刻蚀步骤的第一步时，聚合物层将在特征底部被移除。由于使用“F”自由基进行硅刻蚀，该工艺能提供非常高的刻蚀选择比和蚀刻速率。除了SF6和C4F8以外，硅刻蚀过程的因素如偏置比频率、压强、气流量、温度和占空比等参数，也会影响刻蚀形貌。由于TSV 的深度为50~300 μm，即使刻蚀速率高达10 μm/min, 300 μm 的TSV 也需要30 min 才能完全刻蚀。因此，使用基于氟化学反应的等离子驱动器，有利于相对快速地完成硅刻蚀，制备垂直硅通孔；当然，如果制造过程过于激进，硅通孔的形貌会受到显著影响，出现明显缺陷。常见的硅刻蚀侧壁缺陷为粗糙度大、硅缺口（Notch）和“微草”，这些缺陷会直接影响TSV集成的电性表现。在TSV中，粗糙的扇形轮廓会给后续的金属填充带来问题。轮廓角度和侧壁表面粗糙度在大多数应用中是非常重要的，硅刻蚀用于硅模具制造时，扇贝锯齿形轮廓会造成脱模困难，所以制备平滑的直孔形貌对于硅刻蚀应用非常重要。为了尽量减小直孔侧壁的扇形锯齿轮廓，制备垂直且光滑的通孔，有研究尝试在干刻蚀后用氢氧化钾（KOH）和异丙醇（IPA）进行湿刻蚀以促使表面平滑，降低侧壁粗糙度，但此工艺较复杂，没有被广泛应用。在干法刻蚀步骤中加入氧气也可以促使表面更光滑，但会降低刻蚀的选择性[21-22]。传统的刻蚀工艺配方会产生100~200 nm 的侧壁扇贝锯齿。对刻蚀过程进行优化，以牺牲侧壁轮廓角度为代价来减少钝化时间，侧壁纹波可达到10 nm左右，但是此时硅形貌属于斜孔。刻蚀速率随着深度的增加而降低（负载效应），沟槽侧壁上部的扇贝比下部的扇贝更深、间距更远，也就是说，表面粗糙度随着深度的增加而降低。因此，硅通孔刻蚀时，采用稳态一步法去完成第一部分刻蚀，然后采用时间复用法刻蚀到最终深度，以减少沟槽侧壁粗糙度。然而，用这种方法制成的TSV刻蚀形貌有2种工艺之间的明显过渡[23]，如图9所示。扇贝锯齿轮廓与许多工艺参数相关。研究发现，在保持通孔垂直的前提下，当过程控制良好时，扇贝剖面上的峰谷距离可在50 nm 左右；同时发现功率与压力的比值对扇贝的形状有重大影响，二者比值越大，扇贝的外形越光滑；另外，合理使用C4F8沉积保护层可以有效降低侧壁粗糙度。为了抑制侧壁扇贝锯齿的产生，刻蚀和钝化周期通常只维持几秒钟（约3~5 s）。由于停留时间短，循环步骤会导致气体在转变过程中发生重叠和混合。人们认为，等离子体环境中的这种气体混合会促进副产物聚合。然而，这种气体的混合可能会使通过改变刻蚀和钝化周期控制轮廓变得困难。因此，有时在刻蚀和钝化步骤之间会引入第3个步骤以完全排出反应物气体。实践证明，添加第3步有利于控制刻蚀形貌。刻蚀轮廓随着沟槽深度或纵横比的变化而变化，解决这一问题的实用方法是创建1个多步骤工艺配方，根据深度改变偏置功率或直流偏置电压。直流偏置电压随着刻蚀步骤时间的变化可以改善整体轮廓，但不同步骤之间的轮廓可能存在明显的过渡，因此，增加更多的步骤或随时间不断变化的直流偏置电压可以获得更平滑的轮廓。 Notch缺口是直孔刻蚀中常见的现象，缺口指的是由于电荷积累在硅与下垫层的边界上产生的特殊横向刻蚀，它只发生在硅下面有介电层的地方。最初，在MEMS 制造的绝缘体结构上刻蚀硅时可以观察到Notch缺口，其中绝缘体层分布在晶圆的背面。在某些硅通孔应用中，刻蚀停止层通常是SiO2 或SiN，被用于防止冷却氦泄漏，但在晶圆刻蚀时可能会引入Notch缺口。当存在显著的微加载时，缺口会变得更加严重，由于加载效果需要适度的过度刻蚀，在刻蚀停止暴露后会继续刻蚀一段时间，以允许完全清除整个晶圆上的硅。防止产生过大缺口的第1种方法是在过刻蚀期间通过增加沉积步骤的长度来增加聚合物的厚度；第2种方法是增加离子刻蚀机的真空腔室压力，当压力增加时，离子能量降低，导致聚合物的溅射率低，从而减小了缺口的尺寸；还有一种方法是调整等离子刻蚀机的电极功率，将加载功率从连续式改为分段的间歇式或瞬时的脉冲式，当加载功率不连续时，在有功率段硅通孔内发生离子电荷反应，无功率段硅通孔内离子电荷消散，从而有效控制了硅通孔内的离子电荷，最终有效控制硅通孔的底部缺口。微草是刻蚀后在底部表面残留的聚合物形成的硅微柱。解决这个问题的方法是增加偏置功率消除基础聚合物；但增加偏置功率可能会产生一些副作用，较高的偏置功率可能会破坏侧壁上的钝化层，在侧壁上形成瓶状形貌。另外，通过增加刻蚀步骤时长也可以控制微草问题。其他可以减少微草的参数包括温度、电感耦合等离子体（ICP）功率和压力。当温度较低（-10 ℃）时，钝化层沉积速率高，刻蚀速率低，可能产生微草，而较高的温度有助于微草的清除。由于钝化层沉积程度的不同，微草也会受到特征尺寸或长宽比的影响。小开口孔型由于孔底较难沉积钝化层，发生微草的可能性较小；大开口孔型由于孔底容易沉积钝化层，极易发生微草现象。除了侧壁缺陷以外，文献[24]报道了3种在TSV刻蚀过程中造成硅侧壁和表面缺陷的机制：第1 种是由于在钝化步骤和刻蚀步骤之间的过渡阶段残留的聚合气体的参与，形成的向下的表面缺陷；第2种是由于刻蚀剂攻击硅和侧壁聚合物之间的界面，形成的向上的表面缺陷（虽然侧壁聚合物的厚度足以保护硅表面，但如果不及时将刻蚀步骤切换到钝化步骤，则表面会不可能避免地产生缺陷）；第3种是通过硅各向同性刻蚀，由于不良的聚合物沉积或侧壁聚合物内部的空隙形成的海绵状表面缺陷。这3种表面缺陷被认为是影响TSV集成和封装可靠性问题的主要因素。 2.2 TSV侧壁绝缘技术 TSV 侧壁需要绝缘，防止金属和硅之间发生短路，这对器件的可靠性至关重要。通常情况下，TSV的介电绝缘层需要良好的台阶覆盖和均匀性，以保证高击穿电压、低漏电流、不开裂、低应力和工艺温度相容性。TSV中金属与硅之间的电绝缘层的制备采用了不同的工艺。由于SiO2易于在硅表面沉积而被广泛用作绝缘体，许多氧化过程如热氧化、等离子体增强化学气相沉积（PECVD）和亚大气化学气相沉积（SACVD）已经被广泛研究。由于在低压和低沉积速率下分子平均自由程增加，热氧化工艺和SACVD工艺提供了非常高的步骤覆盖率和一致性。然而，这2种方法有一些明显的缺点。热氧化工艺在700~1 100 ℃高温下进行，台阶覆盖率100%，SACVD采用O3/TEOS在400℃下沉积SiO2，工艺温度比热氧化工艺稍低，台阶覆盖率大概50%，然而由于MEMS 和CMOS等器件中使用的材料之间的热膨胀系数不匹配，较高的温度可能导致额外的应力及损伤，无法采用高温工艺；另外，Via-Last TSV 使用临时键合技术，而临时胶的耐温性约为200℃；因此，热氧化工艺和SACVD工艺无法应用于Via-Last TSV 工艺中。另外，SACVD 工艺沉积SiO2的速率低，氧化膜通常存在拉伸应力，不利于器件的可靠性。PECVD TEOS 工艺可在低温（<200 ℃）下进行，残余压应力小，沉积速率高，非常适合应用在Via-Last TSV 集成工艺中。因此，尽管PECVD TEOS膜的台阶覆盖率（10%~30%）相对较低，但仍被广泛应用于TSV 中介质绝缘层的制作[25-26]，PECVD TEOS 工艺SEM图如图10所示。 2.3 TSV微孔金属化技术微孔金属化实现器件的信号互连，是TSV 的核心技术之一。金属层一般由阻挡层、种子层和导电层组成，阻挡层用于阻挡线路金属与器件金属的相互扩散，避免金属扩散后发生分层；种子层是导电层的准备层，通过金属离子化及二次溅射等技术实现深孔上金属材料的连续覆盖，确保后续电镀工艺的有效进行；导电层是金属线路的电信号传导层。阻挡层和种子层的制作一般通过物理气相沉积或者电化学修饰技术实现，其中钛和钽为最常用的阻挡层材料，铜和铝为最常用的种子层，铜为最常用的导电层。硅通孔方向的种子层的厚度分布会有差异，影响硅通孔填充金属时电流密度的分布，进而影响硅通孔的填充效果[27-29]。硅通孔的电镀铜填充有多种模式：理想的自底向上生长模式、等壁生长模式、蝴蝶结型生长模式和“V”型生长模式等。由于受电场在孔内分布和物质扩散能力的影响，一般情况下深孔开口处沉积速度较快，容易形成有孔洞的深孔填充。因此，在硅通孔电镀填充液里通常添加加速剂、抑制剂、整平剂等来控制孔内各处沉积铜的速度，以实现硅通孔的无孔洞填充。也有学者研究在无添加剂的情况下利用脉冲电镀技术实现硅通孔的无孔洞填充[30-33]。综上所述，TSV 刻蚀技术的难点是改善3种缺陷：扇贝、缺口和微草。TSV侧壁绝缘技术的关键点是控制沉积温度、加快沉积速率、提升侧壁覆盖率和降低成膜残余压应力。TSV微孔金属化技术的重点是阻挡层、种子层和导电层，需关注硅通孔内金属的填充效果。TSV刻蚀技术、TSV侧壁绝缘技术和TSV微孔金属化技术是TSV技术的3大核心，直接影响着TSV技术实际应用中的电性能和可靠性表现。 3 基于TSV的先进封装技术 3.1 3D WLCSP技术半导体产业将硅通孔技术广泛应用于影像传感器的晶圆级芯片封装（WLCSP），因此，带有三维立体硅通孔技术的晶圆级芯片封装也常被称为三维晶圆级芯片封装技术（3D WLCSP）[34]，利用高密度硅通孔技术实现影像传感器与外部信号的互连。一种影像传感器的封装工艺流程如图11 所示。先以光玻璃为原材料，根据不同器件的感光区差别和芯片尺寸差别，制备不同的空腔玻璃，然后将空腔玻璃与晶圆进行压合。通过研磨或干法刻蚀对硅基进行减薄，先通过光刻和刻蚀制作出硅基结构，再制备钝化层，打开金属Pad 后重布线路、包裹阻焊剂、制备锡球，最后切割成单颗芯片[35]。针对特殊的光学要求会使用特殊玻璃，或者在硅基表面的部分区域（对应于影像传感器的感光区域）制备1 层红外遮挡层（IR-Block）。晶圆键合是一项成熟的工艺，其中，玻璃作为原材料，用光刻技术在玻璃上制备空腔，用滚筒上胶或丝网印刷的方式使得键合胶均匀分布在玻璃空腔的表面，再将玻璃空腔与晶圆进行压合，最终使芯片的感光区被玻璃空腔保护起来。影像传感器的玻璃载板一般使用光玻璃，当透光率要求较高时会使用增透镀膜玻璃，包括单面镀膜和双面镀膜2种类型。为了实现硅通孔，先将晶圆研磨减薄到要求的厚度，再通过刻蚀方式进一步减薄并消除表面应力。非键合类硅基一般只需研磨减薄，但键合类晶圆在研磨后需要用干法刻蚀消除应力，而干法刻蚀厚度要根据芯片的空腔比来确定。通过光刻方式将晶圆表面整面盖住，曝光显影出图形，然后通过干法等离子刻蚀工艺刻蚀出硅结构。在重布线之前，采用PECVD 工艺沉积SiO2作为第一层钝化层。由于键合胶的耐热性较差以及键合空腔的存在，直接限制了PECVD 工艺的温度条件，因此，CIS封装一般采用低温PECVD工艺。在重布线之前，采用光刻胶作为第二层钝化层，可以增加绝缘效果。钝化胶采用喷胶的方式实现，在有结构的硅表面形成钝化层，再通过曝光、显影将芯片Pad 位置打开，由于孔有一定的深度，钝化层的开口根据硅基深度和Pad开口进行设计。在钝化胶形成后，用氧化层刻蚀方法将芯片Pad上层的氧化层刻蚀干净（将Pad 打开），再采用金属RDL的方式将芯片的信号引出。先通过物理气相沉积在晶圆上沉积一层种子层，再整面电镀一层金属铜，之后光刻出线路，光刻可采取喷涂或者旋涂方式，喷涂方式更稳定，作业效果更好。光刻之后，刻蚀金属形成线路，然后镀上镍和金，形成金属保护层。在RDL完成之后，采用Spin 或者Print 工艺对晶圆表面的金属线路涂布一层阻焊剂进行保护，通过曝光显影将焊盘打开。在阻焊层形成焊盘开口后，用植球的方式在上面做出锡球，锡球的直径和高度与产品的焊盘开口及所用锡球的直径相关。最后将整片晶圆切割成单颗芯片，完成封装。 3.2 3D FO技术 2018年，华天科技基于硅基扇出型封装（eSiFO）技术推出三维系统集成技术eSinC。eSinC技术也可称为3D FO三维扇出系统级封装技术，是在硅基扇出型封装技术的基础上，利用高密度TSV 形成上下芯片信号互联传输的技术。该技术成功集成了多芯片嵌入、临时键合、RDL布线、高深宽比TSV 和芯片三维堆叠等关键工艺。三维堆叠eSinC封装如图12所示。1个或几个良品Die被嵌入到单个eSinC封装中，通过光刻、溅射与电镀工艺在eSinC 封装的正面和背面形成2 层RDL，再形成微凸点和TSV 通孔用于实现3 个独立eSinC封装与嵌入式芯片之间的电信号互联。eSinC 技术不仅可以在单个封装内实现多芯片的互连，还可以实现不同封装之间的互连。图13为三维堆叠eSinC的工艺流程图，在正面设置RDL和微凸点后，通过临时键合技术将晶圆与玻璃键合到一起，在背面制造TSV、RDL、微凸点以形成信号互联。 eSinC正面制造工艺流程主要包括在硅片上形成空腔、埋入芯片、干膜填充、RDL 布线、形成微凸点或焊盘。通过Bosch刻蚀工艺在硅表面形成空腔。空腔的长度和宽度由嵌入的芯片尺寸决定，通过工艺优化，总厚度变化可以控制在5 μm 之内。在空腔形成过程中，腔内底部凸点是不被允许的，因为会造成芯片的倾斜或裂纹。通过PECVD工艺在表面沉积氧化层，作为RDL与硅载体之间的绝缘层。通过优化氧化膜的应力来控制重构晶圆的翘曲。 eSinC 背面制造工艺流程主要包括临时键合、形成TSV、RDL布线以及形成锡球。通过Bosch刻蚀工艺获得目标TSV 以形成电性互连，优化PECVD 工艺使得氧化层覆盖率达到一定标准，从而避免氧化层沉积缺陷引起的漏电问题。干膜填孔技术进一步改善了晶圆表面平整度，起到保护晶圆表面的作用；通过光刻、电镀等工艺形成RDL多层线路并形成锡球用于电性号输出。最后通过激光解键合技术将玻璃解离切割后得到eSinC成品。 3.3 2.5D封装技术 2.5D 封装是一种介于2D 封装和3D 封装之间的先进封装技术，通过带有TSV 垂直互连通孔的转接板，将若干个通过微凸点键合在转接板上的芯片与封装基板间形成互连。同时，转接板上的RDL也可实现芯片之间的互连。 2.5D封装技术可实现ASIC和内存芯片的异构集成，多年来已在许多产品中得到应用。2.5D 封装的主要特点是有硅中介层，通过其中的TSV 连接异构IC芯片（如GPU和HBM）和构建基板。如图14所示，芯片模块由ASIC/ 逻辑模组、HBM、硅中介层、微铜柱、中介层背面铜柱、下填料和成型化合物组成。2.5D 封装有多种工艺流程。对性能持续增强的需求需要更大的中介层面积，以便能够与更多的ASIC 芯片和HBM结合。然而，当中介层尺寸增加时，材料的CTE错配引起的芯片模块翘曲不容易控制。业界已经研究了其热翘曲行为和相应的解决方案，以提高在基板上黏贴大型模压中介层的倒装工艺的良率和可靠性。在2.5D封装中，采用TSV 有以下优势：1）能提供更短的电路连接，大幅提高信号的传输速度；2）能实现高密度、高深宽比连接，拥有更多的信号通道；3）能替代效率低下的引线键合方式，使信号传输速度更快、功耗更少，并保证传递功率的一致性；4）能使高密度堆叠成为可能，拥有更高的封装密度，有效降低成本。 2012 年，基于TSV 和硅转接板技术，台积电开发了名为“CoWoS”的2.5D 先进封装技术。其采用一种TSV/RDL中介系统，整个封装由1块无源硅中介层、TSV、RDL和没有TSV的芯片组成。这块包含TSV的无源硅中介层用于支持高性能、高密度、细间距芯片，其RDL用于芯片之间的横向通信，如图15所示。图16显示了Altera/TSMC设计和制造的样品。无源中介层中有45 μm 间距的二十多万个微凸点和至少0.4μm 间距的4层RDL（3个铜大马士革层和1个铝层）。CoWoS技术目前已经大量应用在CPU、GPU、AI加速器、FPGA等高端芯片封装上[39]。 3.4 3D IC技术 3D 集成是将薄芯片与TSV 和微凸块堆叠在一起，而3D硅集成是将薄晶圆/芯片单独与TSV 堆叠，即无凸点键合。与3D IC集成相比，3D硅集成的优点是：1）更好的电气性能；2）更低的功耗；3）更小的尺寸；4）更轻的质量；5）更高的产量。3D IC/硅集成最有力的支持者是1965 年诺贝尔物理学奖得主理查德·费曼。他在1985年的演讲《未来的计算机器》中提到：计算能力的另一个改进方向是使物理机器三维化，而不是全部放在芯片表面上。这可以分阶段完成，而不是一次性完成———你可以有几层，然后随着时间的推移增加更多的层。 2018年底，英特尔宣布了一项名为Foveros的3D芯片堆叠技术。它利用大型硅载体来集成多个芯片，并且通过将有源器件集成到硅载体中而不同于无源硅中介层。SoC（例如CPU、GPU 和LPDDR4）被划分并被分割成芯粒（Chiplet），例如CPU被分割成1 个大CPU 和4 个小CPU，如图17 所示。这些芯粒通过CoW工艺面对面地堆叠在有源TSV 中介层上，芯粒与逻辑芯片的互连方式为微凸点，芯片与封装基板之间的互连方式是C4 凸点，封装基板与PCB 之间的互连方式是焊球，最终封装形成PoP结构。图18 显示了台积电的前端系统集成芯片（SoIC）技术以及传统的3D集成芯片与倒装芯片技术。可以看出，SoIC 与3D IC 的关键区别在于SoIC是无凸点的，并且芯粒之间的互连是铜-铜混合键合。SoIC的组装工艺可以是Wafer-on-Wafer （WoW）、CoW 或Chip-on-Chip（CoC）的混合键合。 SoIC芯片是垂直混合键合的，倒装芯片是二维并排组装的。SoIC技术具有比倒装芯片技术更好的电气性能，如图18（b）所示。可以看出，采用SoIC技术的插入损耗几乎为零，远小于采用倒装芯片技术的插入损耗。图18（c）显示了不同封装技术的凸点密度，如倒装芯片、2.5D/3D IC、SoIC 和SoIC+等。可以看出，SoIC可以以极高的密度达到超细间距，且没有来自细间距倒装芯片组装的可靠性问题。综上所述，TSV 技术是芯片垂直堆叠互连的关键技术。此前，芯片之间的大多数连接都是水平的，TSV的诞生让垂直堆叠多个芯片成为可能。TSV技术实现了硅通孔的垂直电气互连，减小信号延迟，降低电容、电感，实现芯片的低功耗、高速通信，增加带宽和实现器件集成的小型化。3D WLCSP、3D FO技术、2.5D封装技术、3D IC 技术无一不是对TSV 技术运用的升级与革新。 4 结束语在后摩尔时代，随着芯片制程工艺逐渐逼近物理尺寸极限，3D封装正成为提升芯片集成度和性能的重要技术路线。硅通孔三维互连技术是实现3D 封装的重要技术。本文报道了硅通孔三维互连技术的核心工艺以及基于TSV形成的众多先进封装集成技术。形成TSV主要有Via-First、Via-Middle、Via-Last 3大技术路线。TSV 硅刻蚀、TSV 侧壁钝化、TSV 电镀等工艺是TSV技术的核心，是决定TSV性能的关键。本文还介绍了TSV 技术在3D WLCSP、3D FO、2.5D 封装和3DIC等先进封装领域的具体应用。人工智能时代的到来对芯片封装提出了更高的要求。TSV技术已成为人工智能、高性能计算及智能驾驶等领域飞速发展必不可少的重要基石。

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2024-09-12 170浏览
光刻胶在电镀工艺中的重要性

本篇文章将探讨用于晶圆级封装（WLP）的各项材料，从光刻胶中的树脂，到晶圆承载系统（WSS）中的粘合剂，这些材料均在晶圆级封装中发挥着重要作用。光刻胶（Photoresists, PR）由感光剂、树脂和溶剂构成，用于形成电路图案和阻挡层光刻胶是由可溶性聚合物和光敏材料组成的化合物，当其暴露在光线下时，会在溶剂中发生降解或融合等化学反应。在运用于晶圆级封装的光刻（Photolithography）工艺过程中时，光刻胶可用于创建电路图案，还可在后续电镀（Electroplating）1过程中通过电镀金属丝以形成阻挡层。光刻胶的成分如图1所示。 1电镀（Electroplating）：一项晶圆级封装工艺，通过在阳极上发生氧化反应来产生电子，并将电子导入到作为阴极的电解质溶液中，使该溶液中的金属离子在晶圆表面被还原成金属。 ▲图1:光刻胶的成分和作用(ⓒ HANOL出版社) 根据光照的反应原理，光刻胶可分为正性光刻胶（Positive PR）和负性光刻胶（Negative PR）。对于正性光刻胶，曝光区域会发生降解反应，导致键合减弱；而未曝光区域则会发生交联（Cross-linking）2反应，使键合增强。因此，被曝光部分在显影过程中会被去除。然而对于负性光刻胶，曝光部分会产生交联反应并硬化，从而被完整保留下来；未曝光部分则被去除。负性光刻胶的粘度通常高于正性光刻胶，旋涂过程中的涂覆厚度更厚，因而通常被用于形成较高的焊接凸点（Solder Bump）。而正性光刻胶则至少需要涂覆两次。 2交联（Cross-link）：通过化学键将聚合物链连接在一起的化学反应。光刻过程中所使用的光源可根据波长进行分类，波长以纳米（nm）为单位。对于细微化（Scaling）的半导体而言，在光刻过程中通常采用波长较短的光源，以增强光刻效果，从而形成更精细的电路图案。因此，光敏化合物（PAC）用于制作曝光波长较长的g线（g-line）3光刻胶和i线（i-line）4光刻胶。而化学放大型抗蚀剂（CAR）5则用于制作曝光波长较短的光刻胶。晶圆级封装通常使用i线步进式光刻机（Stepper）6。 3g线（g-line）：在汞光谱中，一条对应波长约为436纳米的谱线。 4i线（i-line）：在汞光谱中，一条对应波长约为356纳米的谱线。 5化学放大型抗蚀剂（CAR）：一种用于提高光刻胶材料光敏性的抗蚀剂。 6步进式光刻机（Stepper）：用于曝光晶圆的设备。不同类型的设备用于不同精度晶圆的曝光，具体取决于对应的光源类型。电镀液由金属离子、酸和添加剂组成，用于可控电镀工艺电镀液（Plating Solution）是一种在电镀过程中使用的溶液，由金属离子、酸和添加剂组成。其中，金属离子是电镀过程中的待镀物质；酸作为溶剂，用于溶解溶液中的金属离子；多种添加剂用于增强电镀液和镀层的性能。可用于电镀的金属材料包括镍、金、铜、锡和锡银合金，这些金属以离子的形式存在于电镀液中。常见的酸性溶剂包括硫酸（Sulfuric Acid）和甲磺酸（Methanesulfonic Acid）。添加剂包括整平剂（Leveler）和细化剂（Grain Refiner），其中，整平剂用于防止材料堆积，提高电镀层平整性；而晶粒细化剂则可以防止电镀晶粒的横向生长，使晶粒变得更加细小。 ▲图2:电镀液中添加剂的作用(ⓒ HANOL出版社) 光刻胶剥离液（PR Stripper）使用溶剂完全去除光刻胶电镀工艺完成后，需使用光刻胶剥离液去除光刻胶，同时注意避免对晶圆造成化学性损伤或产生残留物。图3展示了光刻胶去胶工艺的过程。首先，当光刻胶剥离液与光刻胶表面接触时，两者会发生反应，使光刻胶膨胀；接下来，碱性剥离液开始分解并溶解膨胀的光刻胶。 ▲图3:光刻胶剥离液的去胶工序(ⓒ HANOL出版社) 刻蚀剂使用酸、过氧化氢等材料精确溶解金属晶圆级封装需要通过溅射（Sputtering）7工艺形成籽晶层（Seed Layer），即通过溅射或蒸馏的方式形成的一层用于电镀的薄金属。电镀和光刻胶去胶工序完成后，需使用酸性刻蚀剂来溶解籽晶层。 7溅射（Sputtering）：一种用高能离子轰击金属靶材，使喷射出来的金属离子沉积到晶圆表面的物理气相沉积工艺。图4展示了刻蚀剂的主要成分和作用。根据不同的待溶解金属，可选用不同刻蚀剂，如铜刻蚀剂、钛刻蚀剂、银刻蚀剂等。此类刻蚀剂应具有刻蚀选择性——在有选择性地溶解特定金属时，不会溶解或仅少量溶解其它金属；刻蚀剂还应具备较高的刻蚀速率，以提高制程效率；同时还应具备制程的均匀性，使其能够均匀地溶解晶圆上不同位置的金属。 ▲图4:刻蚀剂的主要成分和作用(ⓒ HANOL出版社) 溅射靶材将金属沉积于基板上溅射靶材是一种在物理气相沉积（PVD）8过程中，采用溅射工艺在晶圆表面沉积金属薄膜时使用的材料。图5展示了靶材的制造工序。首先，使用与待溅射金属层成分相同的原材料制成柱体；然后经过锻造、压制、和热处理最终形成靶材。 8物理气相沉积（PVD）：一种采用物理方法将材料分离并沉积在特定表面的薄膜沉积工艺。 ▲图5:溅射靶材的制作工序(ⓒ HANOL出版社) 底部填充使用环氧树脂模塑料（EMC）、胶和薄膜填充孔洞，实现接缝保护与倒片键合（Flip Chip Bonding）相同，通过填充基板与芯片间的空隙、或以凸点链接的芯片与芯片之间的空隙，底部填充增强了接合处的可靠性。用于填充凸点之间空间的底部填充工艺分为后填充（Post-Filling）和预填充（Pre-applied Underfill）两种。后填充是指完成倒片键合之后填充凸点之间的空间，而预填充则是指在完成倒片键合之前进行填充。此外，后填充可进一步细分为毛细管9底部填充（Capillary Underfill, CUF）和模塑底部填充（Molded Underfill, MUF）。完成倒片键合之后，采用毛细管底部填充工艺，利用毛细管在芯片侧面注入底部填充材料来填充凸点间隙，此种工艺增加了芯片和基板之间的间隙内表面张力。而模塑底部填充则是在模塑过程中使用环氧树脂模塑料（EMC）作为底部填充材料，从而简化工序。 9毛细管（Capillary）：一种用于将液体封装材料输送到半导体封装体的极细管材。在预填充过程中，芯片级封装和晶圆级封装采用的填充方法也有所不同。对于芯片级封装，会根据接合处的填充物，如非导电胶（NCP）或非导电膜（NCF），根据不同的填充物，其采用的工艺和材料也不尽不同；而对于晶圆级封装，非导电膜则被作为底部填充的主材。图6说明了不同类型的底部填充材料和相关工序。 ▲图6:不同类型的底部填充工艺(ⓒ HANOL出版社) 在倒片封装和硅通孔（TSV）型芯片堆叠工艺中，底部填充材料是保证接合处可靠性的关键组成部分。因此，相关材料需满足腔体填充、界面粘附、热膨胀系数（CTE）10、热导性和热阻性等等方面的特定要求。 10热膨胀系数（CTE）：一种材料属性，用于表示材料在受热情况下的膨胀程度。晶圆承载系统使用载片、临时键合胶（TBA）、承载薄膜（Mounting tape）实现封装组装晶圆承载系统工艺需充分支持薄晶圆载片和临时键合胶等相关工序。载片脱粘后，需使用承载薄膜将正面和背面已形成凸点的薄晶圆固定在环形框架上。在晶圆承载系统所使用的材料中，临时键合胶尤为重要。在键合晶圆与载片形成硅通孔封装时，临时键合胶必须在晶圆背面加工过程中保持较强的黏附力，以防止晶圆上的凸点等受损。此外，需确保不会出现排气（Outgassing）11、空隙（Voids）12、分层（Delamination）13和溢出——键合过程中粘合剂从晶圆侧面渗出等现象。最后，载体还必须具备热稳定性和耐化学性，在保证载片易于去除的同时，确保不会留下任何残留物。 11排气（Outgassing）：气体从液体或固体物质中释放出来。如果这种气体凝结在半导体器件表面，并对器件性能产生影响，则会导致半导体器件存在缺陷。 12空隙（Voids）：因气泡的存在，在材料内部形成的空隙，有可能在高温工艺或脱粘过程中会膨胀，增加使器件发生损坏或故障的风险。 13分层（Delamination）：半导体封装中两个相连的表面互相分离的现象。尽管首选材料为硅载片，但玻璃载片的使用频率也很高。尤其是在脱粘过程中使用激光等光源的工艺时，必需使用玻璃载片。半导体封装的基本构件通过这些关于传统封装和晶圆级封装所需材料的文章介绍，我们不难发现，材料的类型和质量需不断与时俱进，以满足半导体行业的发展需求。下一篇文章，即后端工艺系列的最后一篇文章中，我们将着重介绍针半导体产品的各种可靠性测试。

2024-08-13 308浏览

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