各位大拿，给品评下DeepSeek给出的答案怎么样！ 提问DeepSeek： 尽可能详细介绍芯片制造的大马士革工艺 DeepSeek思考： 嗯，用户让我尽可能详细地介绍芯片制造中的大马士革工艺。首先，我需要回顾一下之前的知识，大马士革工艺主要用于金属互连，特别是铜互连，对吧？不过现在得仔细看看用户提供的搜索结果，确保信息准确且最新。 首先看网页1，提到铜大马士革工艺成为主要互连工艺，因为集成电路尺寸缩小，铜的电阻率更低，替代了铝。还有单大马和双大马的区别，双大马步骤更少，成本低。中微公司在刻蚀设备上的进展，特别是在28纳米及以下的一体化刻蚀工艺。这些信息很重要，需要整合到历史背景和制造流程中。 网页2解释了为什么大马士革工艺替代铝制程，铜的优点：电阻率低，电迁移抗性好，制造工艺优势。这里需要强调铜相对于铝的优势，以及大马士革工艺如何解决铜刻蚀的问题，比如介质层刻蚀和CMP的应用。 网页3内容不可用，可能跳过。网页4提到大马士革铜的历史背景，现代应用中的超微细结构、抗氧化性、热稳定性，以及制造流程中的材料准备、光刻、刻蚀、CMP等步骤。还有市场前景，比如5G、AI的应用，这些可以作为应用部分的补充。 网页5详细描述了大马士革工艺的步骤，特别是双大马士革的三种类型：先通孔、先沟槽、自对准。还提到阻挡层的作用，防止铜扩散。这点在制造流程中需要详细说明。 网页6讨论了半大马士革工艺在1.5nm节点的应用，涉及后段器件集成和新的掩膜版技术，还有高深宽比金属线和空气间隙的挑战。这部分可能属于工艺挑战或前沿发展，可以放在技术难题或最新进展中。 网页7对比了单双大马士革工艺，指出单大马用于第一层金属，双大马用于其他层，并解释了先通孔和先沟槽的不同应用节点。还有工艺流程的步骤，比如介质层刻蚀、阻挡层沉积、铜填充、CMP等，需要整合到制造步骤中。 网页8提到华进半导体的专利，关于聚合物介质层的CMP处理，这可能属于工艺中的挑战，比如不同介质层的处理，以及如何优化平坦化。 网页9是专家约稿，详细讨论大马士革工艺的发展现状，包括Low-k材料的使用，双大马士革的流程，以及工艺中的难题如低电阻通孔和电迁移失效。还提到了一体化刻蚀方法（AIO）的优势，这部分可以作为工艺流程中的创新点。 网页10提到刻蚀工艺中的大马士革和极高深宽比刻蚀，在逻辑器件中的应用，特别是28纳米以下的一体化刻蚀工艺。这需要结合到制造步骤中的刻蚀部分，说明其技术难度和重要性。 现在需要将这些信息结构化，分成历史背景、核心原理、制造流程、技术优势、挑战与解决方案、前沿发展等部分。同时注意引用对应的网页编号，比如在提到铜替代铝的原因时引用网页2和网页5，在双大马士革工艺时引用网页1、5、7、9等。 需要特别注意不同网页中的重复和互补信息，比如网页2和5都提到铜的低电阻率和电迁移抗性，网页7和9都讨论双大马士革的步骤。需要整合这些内容，避免重复，同时确保覆盖所有关键点，如阻挡层的作用、CMP的重要性、Low-k材料的使用等。 还要注意术语的一致性，比如双大马士革和Dual Damascene是同一概念。同时，在工艺流程部分需要详细描述步骤，包括介质层刻蚀、阻挡层和种子层沉积、铜电镀、CMP，以及单双大马士革的区别。 在技术挑战部分，要包括电迁移、通孔电阻、高深宽比刻蚀、介质层缺陷等问题，以及相应的解决方案，如复合金属通孔、工艺参数优化、一体化刻蚀方法等。 最后，前沿发展部分可以提到1.5nm节点的半大马士革工艺、混合键合技术、空气间隙和高深宽比金属线，这些来自网页6、9、10的信息，展示大马士革工艺的未来方向。 确保每个部分都有相应的引用，比如在历史背景中引用网页1、5、7，在制造流程中引用多个网页的具体步骤，挑战部分引用网页6、8、9、10，前沿部分引用网页6、9、10等。 需要检查是否有遗漏的重要信息，例如网页4提到的抗氧化性和热稳定性，网页9的Low-k材料要求，这些在优势部分需要强调。同时，网页8提到的CMP处理聚合物介质层的专利，说明工艺中的具体挑战和解决方案。 现在将这些信息组织成一个结构清晰、内容详尽的回答，确保每个部分都有足够的细节和引用支持，并且语言流畅，符合用户要求的专业性和深度。 DeepSeek回答： 芯片制造中的大马士革工艺详解 大马士革工艺（Damascene Process）是半导体制造中用于金属互连的关键技术，尤其在铜互连技术中占据核心地位。其名称源于古代大马士革城镶嵌金属的工艺，通过“先刻蚀后填充”的方式实现高精度金属线路的制备。以下从多个维度详细解析这一工艺： 一、历史背景与技术演进 起源与替代铝制程 传统铝互连在0.18微米以下制程中暴露出电阻率高、电迁移易失效等问题。1997年IBM首次提出大马士革工艺，以铜替代铝，利用铜的低电阻率（1.68 μΩ·cm vs 铝的2.82 μΩ·cm）和更强的电迁移抗性，显著提升了芯片性能479。 关键突破：铜难以通过传统干法刻蚀（生成固态副产物），大马士革工艺通过刻蚀介质层并填充铜，避免了直接刻蚀金属的难题79。 技术发展 从单大马士革（仅刻蚀沟槽或通孔）到双大马士革（同时刻蚀沟槽和通孔），工艺复杂度降低约20%，成本更优。双大马士革成为主流，尤其在28纳米及以下节点中，一体化刻蚀技术（如中微公司的动态极板间距调节设备）进一步提升了精度和效率2912。 二、核心工艺原理与流程 基本步骤 介质层刻蚀：在Low-k介电材料（如多孔SiO₂、FSG）上刻蚀出通孔（垂直连接）和沟槽（水平布线）11。 阻挡层与种子层沉积：通过物理气相沉积（PVD）生成Ta/TaN等阻挡层（防止铜扩散）和铜种子层（促进电镀）1011。 铜电镀与填充：电镀铜填充凹槽，确保无空隙（高深宽比下需优化电镀参数）79。 化学机械平坦化（CMP）：去除多余铜和阻挡层，形成平整表面1011。 双大马士革的两种路径 先通孔后沟槽：适用于65纳米及以上节点，通孔尺寸更小，需高精度光刻胶9。 先沟槽后通孔：45纳米以下节点采用金属硬掩模一体化刻蚀（AIO），减少介质损伤并优化关键尺寸控制911。 三、技术优势 性能提升 低电阻与高频特性：铜的低电阻率减少信号延迟，提升芯片速度，尤其适用于5G、AI等高带宽场景46。 高可靠性与抗电迁移：铜的抗电迁移能力比铝高10倍以上，延长芯片寿命411。 工艺兼容性 高互连密度：支持亚微米线宽（4纳米以下），推动3D封装（如混合键合技术）发展11。 简化流程：无需复杂金属刻蚀，直接填充铜降低缺陷率79。 四、关键技术挑战与解决方案 通孔电阻与材料创新 复合金属通孔：IMEC提出钨-铜复合结构，在10纳米通孔中电阻降低50%，同时提升热稳定性11。 阻挡层优化：采用超薄TaN/Ta阻挡层减少电阻并增强附着力11。 电迁移失效 逆流迁移控制：通过优化沟槽/通孔深径比（如W1=HD/D1, W2=HT/D2）和种子层沉积方向，减少空洞形成11。 高深宽比刻蚀与填充 深宽比>40:1的挑战：在3D NAND等存储器件中，需精准控制等离子体刻蚀参数（如射频能量、气体流量）以避免侧壁缺陷12。 空气间隙技术：通过选择性刻蚀在紧密间距中形成空气层，降低寄生电容811。 Low-k材料缺陷 多孔介质处理：采用低介电常数材料（如SiOCH）时，需避免刻蚀过程中的侧壁弯曲和阶梯缺陷，优化光刻条件11。 五、前沿发展与未来趋势 1.5纳米节点创新 半大马士革工艺：结合自对准图形化与间隙填充技术，支持14-22纳米金属间距，提升后段集成密度8。 混合高度金属线：定制不同高度的金属线优化电阻电容性能，适用于电源线与信号线分离设计8。 封装领域扩展 混合键合（Hybrid Bonding）：利用大马士革铜线路的平整表面实现芯片直接键合，推动2.5D/3D封装发展11。 TSV转接板应用：通过铜电镀填充硅通孔，提升封装互连密度10。 国产替代进展 设备与材料突破：中微公司开发的一体化刻蚀设备已用于28纳米以下逻辑器件，国产CMP技术（如华进半导体专利）在聚合物介质层处理中取得进展21012。 六、总结 大马士革工艺是芯片制造中铜互连的核心技术，其通过介质刻蚀与铜填充的结合，解决了微缩化制程中的电阻、可靠性和集成密度难题。随着先进节点向1.5纳米迈进，工艺创新（如半大马士革、混合键合）和设备国产化将成为突破关键。未来，该技术不仅推动逻辑和存储芯片的性能提升，还将加速先进封装与异构集成的发展2811。
张霞 刘宏波 顾文 周细应 于治水 （上海工程技术大学 材料工程学院） 摘要： 文章以光刻原理为引子，介绍光刻设备的系统结构，解读光刻机行业的发展概况，重点介绍光刻机装备国产化的发展之路，最后，文章提出中国半导体装备业国产化的顶层设计框架。 光刻机，被誉为人类20世纪的发明奇迹之一，是集成电路产业皇冠上的明珠，研发的技术门槛和资金门槛非常高。 光刻机是一种夸张类型的单反相机，将该层次光掩膜版上的事实图形缩小几百万倍，并实际制造出来。最核心的是镜头，这个不是一般的镜头，可以达到高2 m、直径1 m，甚至更大。光刻机是集成电路制造中最庞大、最精密复杂、难度最大、价格最昂贵的设备。光刻机就是将光掩膜版上的设计好的集成电路图形（宏观）通过光线的曝光印制到硅衬底的光感材料（微观）上，实现图形转移。 这一系列的光刻工艺过程在芯片生产过程中需要重复25次左右。整个流程决定了半导体线路纳米级的加工精度，对于功率以及光源的要求也十分复杂，对光刻机的技术要求十分苛刻，对误差和稳定性的要求极高，相关部件需要集成材料、光学、机电等领域最尖端的技术。因而光刻机的分辨率、精度也成为其性能的评价指数，直接影响到芯片的工艺精度以及芯片功耗、性能水平[1]。 1 光刻原理 光刻（lithography）设备是一种投影曝光系统，由紫外光源、光学镜片、对准系统等部件组装而成。在半导体制作过程中，光刻设备会投射光束，穿过印着图案的光掩膜版及光学镜片，将线路图曝光在带有光感涂层的硅晶圆上，如图1所示。通过蚀刻曝光或未受曝光的部份来形成沟槽，然后再进行沉积、蚀刻、掺杂，架构出不同材质的线路[2]。此工艺过程被一再重复，将数十亿计的MOSFET或其他晶体管建构在硅晶圆上，形成一般所称的集成电路。 半导体制程越先进，光刻设备便需要越精密复杂，包括高频率的激光光源、光掩模的对位精度、设备稳定度等，集合了许多领域的最尖端技术。图2是一张ASML的双工作台Twinscan光刻机介绍，各模块的作用如图2所示。 激光器（Laser）：也就是光源的发源地，光刻机核心设备之一。 束流输送（Beam Delivery）：设置光束为圆型、环型等不同形状，不同的光。 束状态有不同的光学特性。矫正光束入射方向，让激光束尽量平行。 物镜（Projection Lens）：物镜用来补偿光学误差，并将线路图等比例缩小。 操作控制单元（Operate Control Unit）：操作控制设备的运行控制电脑面板。 光源（Illuminator）：是光刻的利刃。光源的要求：有适当的波长（波长越短，曝光的特征尺寸就越小），同时有足够的能量，并且均匀地分布在曝光区。紫外光源的高压弧光灯（高压汞灯）的g线（436 nm）或i线（365 nm）；准分子激光（Excimer laser）光源，比如KrF（248 nm）、ArF（193 nm）和 F2（157 nm）。 硅片传输系统（Wafer Transport System，WTS）：用硅晶制成的圆片。硅片有多种尺寸，圆片尺寸越大，产率越高。曝光的特征尺寸越小，产率越高。 扫描刻线阶段（Scanning Reticle Stage）：整个扫描曝光过程中由于硅片台存在急剧的加速阶段及减速阶段，且加速度和减速度a大小一般会达到1~4 g（g代表重力加速度），因此会对步进扫描光刻机造成扰动。由于硅片台和掩模台的运动精度、同步精度等要求，必须对步进扫描光刻机受到的扰动进行有效抑制和补偿，以提高硅片上形成图形的精度。 扫描硅片阶段（Scanning Wafer Stage，SWS）：硅片是圆的，需要在硅片上剪一个缺口来确认硅片的坐标系，根据缺口的形状不同分为两种，分别叫flat，notch。 隔震器（Airmounts）：将工作台与外部环境隔离，保持水平，减少外界振动干扰，并维持稳定的温度、压力。 2 全球光刻机发展概况 目前业界有5家公司，分别是荷兰的ASM L、日本的Nikon、日本的canon、美国的ultratech以及我国的SMEE。 阿斯 麦（Ad v a n c e d S e m i c o n d u c t o r M a t e r i a l s Lithography，ASML）1971年脱胎于飞利浦光刻设备研发小组，1973年成功推出新型光刻设备。早期的发展惨溃，几乎陷入破产境界。一是因为技术落后，飞利浦公司先前研发的技术在漫长的等待中已经过时，远不能满足客户要求；二是市场已经饱和，竞争非常激烈，强手如林，日本的Nikon，Canon，Hitachi，美国的GCA，SVG，Ultratch，ASET，Perkin-Elmer，Eaton，民主德国的Zeiss等相继推出了自己的光刻机产品；三是资金严重匮乏。 但是ASML杀出重围，并成长为光刻机领域的绝对龙头，全球市占率达到近70%，垄断高端EUV（深紫外）光刻机市场。观其成长之路，可谓一段产业传奇。1995年上市，充裕的资金让公司发展提速；2000年推出Twinscan双工件台光刻机（见图2），一举奠定霸主地位；进入EUV时代，得到大客户支持，更是一骑绝尘。可以说ASML的龙头之路既与产业大环境密切相关，也是其自身重视研发，对研究创新始终采取开放态度的必然结果。 随着芯片尺寸不断缩小，EUV设备未形成行业刚需，目前全球一线的逻辑晶圆与存储晶圆厂商，均采购ASML的Twinscan机型，其中英特尔、三星、台积电三大巨头，纷纷入股ASML，以谋求其高端光刻设备共同开发与优先采购权。 ASML的研究团队与供应商及全球顶尖的科研机构、大学建立广泛的合作，采用开放式创新模式，大家在利己最擅长的尖端技术领域进行创新，分享专利成果和研发风险，合作伙伴也可以将这些技术用于其他领域。并且鼓励供应商在制造过程中提出改进意见，具有极高的效率和灵活性。 3 光刻机装备国产化的发展之路 我国光刻机设备的研制起步也不晚。从20世纪70年代开始就先后有清华大学精密仪器系、中科学院光电技术研究所、中电科45所投入研制。 2002年国家在上海组建上海微电子装备有限公司承担“十五”光刻机攻关项目时，中电科45所将从事分步投影光刻机研发任务的团队整体迁至上海参与其中。目前，我国从事集成电路前道制造用光刻机的生产厂商只有上海微电子装备（集团）股份有限公司（SMEE）和中国电科（CETC）旗下的电科装备。 上海微电子装备（集团）股份有限公司（SMEE）是国内技术最领先的光刻机研制生产单位，目前已量产的光刻机有3款（见表1），其中性能最好的是90 nm光刻机。2016年国内首台前道i线扫描光刻机交付用户。2017年4月公司承担的国家02重大科技专项任务“浸没光刻机关键技术预研项目”通过了国家正式验收；2017年10月公司承担的02重大科技专项“90 nm光刻机样机研制”任务通过了02专项实施管理办公室组织的专家组现场测试。 CE T C 的装 备光 刻 机 是 依 托 原 来 中电 科 45所的技术，45所从“六五”开始 一直 从事光 刻 机的研 制 开发 工作，先 后完 成 我 国“六 五”“八 五”“九 五”期 间的1.5μm，0.8 μm，0.5 μm光刻机的研制任务。2002年分步投影光刻机研发团队迁至上海后，目前公司主要研制生产用于100/150 mm中小规模集成电路、二极管、三极管、电力电子器件、MEMS和其他半导体器件制造工艺的单/双面接触接近式光刻机产品（见表2）。 4 结语 SMEE的光刻机、电科装备的化学机械抛光（Chemical Mechanical Polishing，CMP）设备、北方华创的刻蚀机和CVD、盛美的清洗设备、中微的刻蚀机等都是非常有竞争力的，很多产品已经走出国门，或者与国外装备同步验证[3]。客观地讲，这些都是最近几年中国半导体装备产业的亮点。当然这些成绩也只是国产装备的初步发展，要真正做到国产高端装备全面进入市场还有很长的路要走。 第一，装备与工艺的结合问题，一直是制约国产装备进入大生产线的主要瓶颈之一。国际半导体装备厂商，特别是关键的、与工艺密切相关的前道设备厂商在工艺研发上投入巨大，一般都建有相应的工艺研发生产线。而目前国内半导体装备厂商还没有建立自己的工艺研发生产线。工艺固化到装备中，我们还有不小的距离。 第二，坚持自主研发，从零部件入手，掌控核心技术。国家重大专项对半导体设备与工艺的重视，对国产装备业来说是莫大的发展机会。我国不仅要支持关键装备的研发生产，也要支持相关重要零部件厂商。 第三，协同创新，成果共享。目前半导体装备越来越复杂，一家公司独自承担所有零部件的开发确实不易。我们应该利用整个国家、甚至于全球的资源来共同完成。发展装备业，要采取产业链、创新链、金融链有效协同的新模式，专项与重点区域产业发展规划协同布局，主动引导地方和社会的产业投资跟进支持，有效推动专项成果产业化，扶植企业做大做强，形成产业规模，提高整体产业实力。 希望有更多的社会资本能投入中国半导体装备业中，半导体装备的国产化远比芯片国产化有意义。
2024 年，半导体行业表现强劲，预计实现两位数 (19%) 增长，全年销售额达 6270 亿美元。这甚至好于早先预测的 6110 亿美元。2025年的表现可能会更好，预计销售额将达到 6970 亿美元，创下历史新高，并有望实现到 2030 年芯片销售额达到 1 万亿美元的广泛接受的目标。这意味着，该行业在 2025 年至 2030 年期间仅需以 7.5% 的复合年增长率增长（图 1）。假设该行业继续以这样的速度增长，到 2040 年就可能达到 2 万亿美元。 股市往往是行业表现的领先指标：截至 2024 年 12 月中旬，全球十大芯片公司的总市值为 6.5 万亿美元，较 2023 年 12 月中旬的 3.4 万亿美元增长 93%，比 2022 年 11 月中旬的 1.9 万亿美元高出 235%。话虽如此，值得注意的是，过去两年芯片股的“平均”表现一直是“两个市场的故事”：参与生成式人工智能芯片市场的公司表现优于平均水平，而没有这种风险的公司（例如汽车、计算机、智能手机和通信半导体公司）表现不佳。 推动行业销售的一个因素是对新一代人工智能芯片的需求：包括 CPU、GPU、数据中心通信芯片、内存、电源芯片等。德勤的《2024 年 TMT 预测》报告预测，这些新一代人工智能芯片的总价值将“超过”500 亿美元，这是一个过于保守的预测，因为到 2024 年，市场价值可能超过 1250 亿美元，占当年芯片总销售额的 20% 以上。在本文发表时，我们预测到 2025 年，新一代人工智能芯片的价值将超过 1500 亿美元。此外，AMD 首席执行官 Lisa Su 将她对人工智能加速器芯片总潜在市场的估计上调至 2028 年的 5000 亿美元，这一数字高于 2023 年整个芯片行业的销售额。 在终端市场方面，个人电脑销量在 2023 年和 2024 年持平于 2.62 亿台后，预计 2025 年将增长 4% 以上，达到约 2.73 亿台。与此同时，智能手机销量预计将在 2025 年（及以后）以低个位数增长，到 2024 年达到 12.4 亿台（同比增长 6.2%）。这两个终端市场对半导体行业至关重要：2023 年，通信和计算机芯片销售额（包括数据中心芯片）占当年半导体总销售额的 57%，而汽车和工业（仅占总销售额的 31%）则占比更高。 该行业面临的一个挑战是，虽然新一代人工智能芯片和相关收入（内存、先进封装、通信等）带来了巨额收入和利润，但它们只代表了少数高价值芯片，这意味着整个行业的晶圆产能（以及利用率）并不像看起来那么高。2023 年，芯片销量接近 1 万亿，平均售价为每片 0.61 美元。粗略估计，虽然新一代人工智能芯片可能占 2024 年收入的 20%，但它们在晶圆总产量中所占比例还不到 0.2%。尽管预计 2024 年全球芯片收入将增长 19%，但全年硅晶圆出货量实际上预计下降2.4%。预计到 2025 年，这一数字将增长近 10%，这得益于对新一代 AI 芯片中大量使用的组件和技术（如小芯片）的需求，正如我们在 2025 年 TMT 预测报告中提到的那样。当然，硅晶圆并不是唯一需要追踪的产能：先进封装的增长速度更快。例如，一些分析师估计，台积电的 CoWoS（基板上晶圆上的芯片）2.5D 先进封装产能将在 2024 年达到每月 35,000 片晶圆（wpm），并可能增加到 70,000 wpm（同比增长 100%），到 2026 年底将进一步同比增长 30% 至 90,000 wpm。 此外，推动行业创新并不便宜。2015 年，芯片行业整体研发支出占息税前利润 (EBIT) 的平均水平为 45%，但到 2024 年，这一比例预计将达到 52%。研发支出的复合年增长率似乎为 12%，而白色 EBIT 的增长率仅为 10%（图 2）。 最后，值得提醒读者的是，芯片行业是出了名的周期性行业。在过去 34 年中，该行业曾 9 次从增长转为萎缩（图 3）。因此，与 1990 年至 2010 年相比，过去 14 年该行业的极端增长或萎缩似乎有所减少，但萎缩的频率似乎有所增加。目前看来，2025 年前景看好，很难预测 2026 年会带来什么。 这些趋势和其他趋势都影响着我们对 2025 年半导体行业的展望，我们将深入探讨未来一年的四大主题：用于个人电脑和智能手机以及企业边缘的生成式 AI 加速器芯片；芯片设计的新“左移”方法；日益严重的全球人才短缺；以及在不断升级的地缘政治紧张局势中建立有弹性的供应链的必要性。 1 个人电脑、智能手机、企业边缘和物联网中的生成式 AI 芯片 用于训练和推理新一代人工智能的许多芯片价格高达数万美元，用于大型云数据中心。2024 年和 2025 年，这些芯片或这些芯片的轻量级版本也将在企业边缘、计算机、智能手机以及（随着时间的推移）其他边缘设备（如物联网应用）中找到归属。需要明确的是，在许多情况下，这些芯片要么用于新一代人工智能，要么用于传统人工智能（机器学习），或者两者的结合（这种情况越来越多）。 企业边缘市场在 2024 年就已成为一个因素，但 2025 年的问题将是这些芯片的更小、更便宜、功能更弱的版本如何成为计算机和智能手机的关键部件。它们在单芯片价值上的不足可以通过数量来弥补：预计 2025 年个人电脑销量将超过 2.6 亿台，而智能手机销量预计将超过 12.4 亿台。有时，“新一代人工智能芯片”可以是一块独立的硅片，但更常见的是，它是几平方毫米的专用人工智能处理空间，是更大芯片的一小部分。 企业边缘：尽管通过云端实现人工智能可能仍将是许多企业的主导选择，但预计全球约有一半的企业将在本地增加人工智能数据中心基础设施——这是企业边缘计算的一个例子。这可能部分是为了帮助保护他们的知识产权和敏感数据，并遵守数据主权或其他法规，同时也是为了帮助他们节省资金。这些芯片与超大规模数据中心的芯片大致相同，服务器机架的成本高达数百万美元，需要数百千瓦的电力。虽然比超大规模芯片的需求要小，但我们估计，到 2025 年，全球企业边缘服务器芯片的价值可能达到数百亿美元。 个人电脑：预计到 2025 年，搭载人工智能的 PC 销量将占到所有 PC 的一半，一些预测表明，到 2028 年，几乎所有 PC 都将至少配备一些板载人工智能处理，也称为神经处理单元 (NPU)（图 4）。这些搭载 NPU 的机器预计价格将高出 10% 至 15%，但需要注意的是，并非所有人工智能 PC 都一样。根据主要 PC 生态系统公司的建议，只有每秒运算速度超过 40 TOPS 的计算机才被视为真正的人工智能 PC，40 TOPS（每秒万亿次运算）级别是一条分界线。截至撰写本文时，一些买家对这些新 PC 持谨慎态度，要么不愿意支付溢价，要么等到 2025 年下半年推出更强大的人工智能 NPU。 截至 2024 年 12 月，许多已安装的 PC 都运行在 x86 CPU 上，其余则运行在基于 Arm 架构的 CPU 上。联发科、微软和高通于 2024 年宣布，他们将生产基于 Arm 的 PC，特别是新一代 AI PC。目前尚不清楚这些机器在未来 12 个月内会取得多大成功，但这很可能是各家芯片制造商面临的一个关键问题，高通预计到 2029 年，其每年将销售价值 40 亿美元的 PC 芯片。 智能手机：PC NPU 的价值可能高达数十美元，而与智能手机相当的新一代 AI 芯片的价值可能要低得多，我们估计下一代智能手机处理器的硅片价格不到 1 美元。尽管智能手机市场每年的销量超过 10 亿部，尽管我们预测到 2025 年新一代 AI 智能手机将占手机销量的 30%，但以美元计算，半导体的影响可能小于 PC。相反，对于芯片制造商来说，一个有趣的角度可能是看看消费者是否对新一代 AI 手机和功能足够兴奋，以缩短更换周期。消费者在升级之前会保留手机更长时间，而且多年来销量一直持平。如果新一代 AI 热情导致智能手机销量上升，那么它可能会使所有类型的芯片公司受益，而不仅仅是那些自己生产新一代 AI 芯片的公司。 物联网：数据中心的新一代人工智能芯片可能要花费 30,000 美元。个人电脑上的新一代人工智能芯片可能要花费 30 美元。智能手机上的新一代人工智能芯片可能要花费 3 美元。对于在低成本物联网市场中发挥作用的新一代人工智能芯片，它们的成本应该在 0.3 美元左右。这不太可能在短期内发生，但由于数百亿个物联网终端可能需要人工智能处理器，因此这是一个值得长期关注的市场。 需要考虑的战略问题： 尽管目前数据中心的新一代人工智能芯片需求旺盛，但考虑到其对行业增长的重要性，是否有迹象表明需求正在减弱，或者处理正在从数据中心转移到边缘设备？ 鉴于人工智能芯片在数据中心的成功，各种边缘芯片的市场潜力可能会推动并购，并吸引更多私募股权、风险投资和主权财富基金的兴趣：芯片公司已经与金融参与者结盟。我们能在 2025 年看到更多这样的情况吗？ 一些分析师预计，到 2025 年及以后，人工智能推理市场的增长速度将超过训练市场：这会对各个半导体行业和参与者产生什么影响？随着人工智能推理成本的快速下降，它将如何影响半导体芯片？ 随着人们更加关注可持续性，以及由于人工智能推动的电力需求激增而导致的电力消耗压力不断加大，行业如何在笔记本电脑、手机和物联网设备等小型设备中取得电源效率和性能之间的平衡？ 2 芯片设计“左移”，呼吁整个行业加强合作 德勤预测，到 2023 年，人工智能将成为人类半导体工程师的强大助手，帮助他们完成极其复杂的芯片设计流程，并使他们能够找到改进和优化 PPA（功率、性能和面积）的方法。截至 2024 年，新一代人工智能已实现快速迭代，以增强现有设计并发现可以在更短时间内完成的全新设计。2025年，可能会更加重视“左移”——一种芯片设计和开发方法，其中测试、验证和确认在芯片设计和开发过程的早期被提前——因为优化策略可以从简单的 PPA 指标发展到系统级指标，例如每瓦性能、每瓦 FLOP（或“每秒浮点运算”）和热因素。而先进的人工智能功能（图形神经网络和强化学习）的结合可能会继续帮助设计比人类工程师生产的典型芯片更节能的芯片。 领域专用芯片和专业芯片预计将继续比通用芯片占据主导地位，因为多个行业（例如汽车）和某些 AI 工作负载需要定制的芯片设计方法。然而，专用集成电路的广泛采用仍不太明朗，因为此类硬件的开发和维护成本高昂，可能会分散对其他 AI 进步的关注。但这正是新一代 AI 工具可以让公司设计出更专业、更有竞争力的产品（包括定制硅片）的地方。 3D IC 和异构架构带来了与排列、组装、验证和测试各种芯片相关的挑战，这些芯片有时可以预先组装。这种从单个产品设计转向系统设计的转变可以在早期融入软件和数字孪生——强调了早期和频繁测试的重要性。到2025 年，在流程上游同步硬件、系统和软件开发可能会有助于重新定义未来的系统工程，并提高整体效率、质量和上市时间。 为了发展并跟上设计面貌的变化，业界可能需要考虑处理复杂设计流程的新方法。芯片行业已经在探索数字孪生，以逐步模拟和可视化复杂的设计流程，包括移动或交换芯片以测量和评估多芯片系统性能的能力。数字孪生可以越来越多地用于提供物理终端设备或系统的视觉表示（通过 3D 建模），以协助设计的各个方面，包括机械和电气（软件和硬件）。设计师应该与电子设计自动化 (EDA) 和其他高科技计算机辅助设计/计算机辅助工程公司合作，以加强混合和复杂异构系统的设计、仿真、验证和确认工具和能力。他们还应该考虑使用和调整基于模型的系统工程工具，作为更广泛的 EDA“左移”方法的一部分。 由于设计和软件有望在下一代先进芯片产品的开发中发挥关键作用，因此在 2025 年，加强网络防御将变得更加重要。为了与左移方法保持一致，芯片设计人员应在芯片设计过程的早期集成安全性和安全测试。他们应该实施冗余和错误纠正和检测机制，以帮助确保系统即使某些组件发生故障也能继续运行，以及基于硬件的安全功能，例如安全启动机制和加密引擎。 需要考虑的战略问题： 随着芯片设计中的人工智能变得越来越普遍和普遍，并且 EDA 越来越多地支持人工智能，行业如何才能通过始终让人类工程师参与其中并让他们在整个过程中发挥重要作用，主动确保复杂设计过程中的信任和透明度？ 在定制硅片设计的情况下，设备原始设备制造商、产品设计师和芯片设计师之间的关系性质是什么？芯片公司和最终客户之间的一些差异化因素是什么？增加定制化是否会在产品定价方面带来规模优势，或者降低生产原型的成本或加速原型生产？ 新的工具和方法可能需要更广泛的芯片行业（包括 EDA 和设计公司）考虑长期方向和目标。在此背景下，半导体公司应该从系统工程和芯片开发/研发的角度解决哪些方面的问题？ 对更快速、更复杂芯片的设计以及更快的速度不断增长的需求将如何影响制造能力和产能，特别是对于后端参与者（先进封装代工厂和外包半导体组装和测试）？ 3 半导体行业人才挑战加剧 在德勤 2023 年半导体行业展望中，我们估计该行业到 2030 年需要增加 100 万名技术工人，即每年增加 10 万名以上。两年后，这一预测不仅成真，而且人才挑战预计将在 2025 年进一步加剧。从全球来看，各国都无法培养足够的技术人才来满足其劳动力需求。 从核心工程到芯片设计和制造、运营和维护，人工智能可能有助于缓解一些工程人才短缺问题，但技能差距依然存在（图 5）。到2025 年，吸引和留住人才可能仍将是许多组织面临的挑战，而问题很大一部分是劳动力老龄化，这在美国甚至欧洲更为突出。再加上复杂的地缘政治格局和供应链脆弱性，很明显，全球人才供应都面临压力。 随着美国和欧洲制造、组装和测试的回流，芯片公司和代工厂在 2025 年可能会面临压力，因为它们需要在当地寻找更多人才。例如，人才挑战是新工厂开业延迟的原因之一。与此相关的是，“友岸化”（与被视为盟友的国家或地区的公司合作）可以为供应链提供稳定性和弹性，尤其是对美国和欧盟而言。但它也要求在马来西亚、印度、日本和波兰等目的地寻找合适的技能，以帮助满足新的产能需求和人才角色。 芯片公司不能继续争夺同样有限的人才资源，同时还期望跟上行业技术进步和产能扩张的步伐。那么，半导体公司在 2025 年可以做些什么来解决人才难题呢？ 为了吸引人工智能和芯片人才，芯片公司应该考虑提供一种信任感、稳定性和预期的市场增长。这样，他们可以帮助让该行业对高中毕业生和新进入者更具吸引力，从而帮助重振人才渠道。 希望从各自国内芯片法案中获益的国家应考虑将战略目标和与劳动力发展和激活相关的方面纳入其中。一些例子可能包括培训计划、扩大职业和专业教育以及当地芯片公司为获得资金而承诺提供的就业机会。半导体公司应考虑与教育机构（高中、技术学院和大学）和当地政府组织合作，利用芯片资金开发和策划符合该地区特定行业需求的有针对性的劳动力培训和发展计划。 半导体公司应设计灵活的技能提升和再培训计划，以实现职业道路的灵活性，帮助解决未来劳动力技能和差距问题。此外，他们还应实施和利用先进的技术和基于人工智能的工具来评估各种人才相关因素，例如供应、需求以及当前和预计的支出，以执行复杂的劳动力情景建模，以支持战略人才决策。 需要考虑的战略问题： 如何根据专业领域（例如设计和知识产权、制造、操作员、工程和技术角色）对劳动力进行描述和细分？行业如何根据这些角色以及招聘的特定地理区域定制人才采购和技能发展战略？ 一个新兴趋势是代理人工智能：多模式、多代理人工智能能否部分解决迫在眉睫的人才短缺问题？ 在将新人才融入主流劳动力队伍时，应考虑哪些细微差别和因素以确保企业文化的一致性？应解决与人才保留问题和人才管道发展差距相关的哪些风险和陷阱？ 作为未来人才管道开发的一部分，应该考虑哪些相邻的技术劳动力类型，以及整体人才组合应该是什么样子，包括全职和零工，以帮助公司在未来一到两年内占据强势地位？ 4 在地缘政治紧张局势中构建有弹性的供应链 德勤的 2024 年半导体展望已经深入讨论了地缘政治紧张局势，那么 2025 年又有哪些新情况呢？ 一样……但更多。例如，2024 年 12 月，刚离任的政府发布了一份新的美国出口限制清单，主要仍集中在先进节点上（尽管有人猜测限制可能会扩大到包括一些相对不太先进的节点）。这些限制现在包括围绕先进检测和计量的单独附加类别。此外，许多（超过 100 个）新实体（主要是中国）已被添加到受限实体列表中。 作为这些限制措施的一部分，美国似乎正在采取“小院子、高围栏”的半导体出口限制方式。其目的是对相对较小的芯片技术子集施加高水平的限制，重点是国防技术，包括先进武器系统和军事应用中使用的先进人工智能。 新的限制措施（如果由新政府实施）进一步表明，人工智能的发展越来越被视为国家安全问题。在这些新限制措施出台的第二天，中国宣布进一步限制镓和锗（以及其他材料）的出口，这两种材料都是制造多种半导体的关键。正如我们在 2024 年预测的那样，持续的材料限制可能会对芯片行业构成挑战，但也是该行业加大电子垃圾回收力度的当务之急。 2025 年 1 月中旬，已离任的政府宣布了《人工智能技术扩散临时最终规则》。《临时最终规则》将对芯片出口实施新的管制。 在撰写本文时，尚不清楚新一届政府是否会取消 12 月和 1 月的限制措施、进行修改，甚至提出额外的限制措施。 此外，新政府还提议增加关税，包括对来自中国、墨西哥和加拿大的商品征收关税。69鉴于大多数半导体供应链的全球性，即将离任的政府提出的新的人工智能相关芯片出口管制以及计划中的更高关税可能会产生影响，并可能使供应链的管理变得更加复杂，从而转移利润、成本等。而且这种影响可能会影响整个供应链（包括研发和制造），并影响各个国家和地区的行业政策的制定方式。 当然，还有其他地缘政治风险或变化：乌克兰/俄罗斯和中东的冲突仍在继续，可能会影响半导体制造、供应链和关键原材料。但芯片行业还有其他薄弱环节：韩国 12 月的戒严令凸显了全球供应链对某些类型半导体的依赖和集中，尤其是在最先进的技术领域。作为集中度的一个例子，全球近 75% 的 DRAM 内存芯片都是在韩国制造的。 不仅仅是地缘政治因素会中断关键材料供应：2024 年的飓风海伦 (Hurricane Helene) 曾短暂关闭北卡罗来纳州的两座矿山，这两座矿山是全球几乎所有超高纯度石英的产地，而石英对于制造芯片制造过程中的关键部件——坩埚至关重要。由于气候变化，飓风、台风和其他极端天气事件预计将变得更加频繁和猛烈，扩大关键材料来源可能仍是供应链的首要任务。 值得注意的是，截至 2024 年底，美国及其盟友的出口限制措施中一个关键部分正在产生影响：对极紫外光刻机的限制似乎构成了一道障碍，阻止中国公司大规模生产先进节点芯片并获得可接受的产量。虽然使用较旧的深紫外技术制造了数量有限的先进工艺芯片，但良率很低，不经济，这种情况预计至少会持续到 2026 年。 需要明确的是，即使行业增长了近 20%，半导体供应链在 2024 年仍然运转良好。目前，没有理由相信 2025 年的供应链会缺乏弹性，但风险始终存在。考虑到人工智能芯片在 2025 年及以后的重要性（高达销售额的 50%，也许是75%），以及尖端芯片所需的处理器、内存和封装的相对更高集中度，该行业可能比以往任何时候都更容易受到供应链中断的影响。尽管由于各种芯片法案，该行业在地理上的集中度可能会降低——在岸外包、回岸外包、近岸外包和友岸外包等举措都还处于早期阶段——但至少在未来一两年内，该行业仍然非常脆弱。 需要考虑的战略问题： 鉴于不断变化的地缘政治环境和不断升级的出口限制，回流与离岸外包应该如何搭配？行业应如何考虑对曾经友好国家和盟友的现有供应链渠道合作伙伴关系（即友邦外包）的潜在破坏？ 由于不可预测的气候变化影响材料和零部件供应，再加上本已复杂的地缘政治格局，这一因素将如何影响全球数十个国家正在雄心勃勃规划和推广的前端晶圆厂和后端封装测试厂？ 如果贸易战继续升级，对人才的获取和供应意味着什么？出口限制是否会进一步扩大，并最终导致芯片竞赛中各国面临更广泛的人才流动挑战？ 鉴于有将生产活动转移到美国的动机，拥有芯片制造能力的国家将如何应对美国可能征收的额外关税？考虑到更高的成本，高附加值的生产活动是否是转移到美国的理想选择？美国公司是否会重新考虑其离岸制造投资和活动？ 5 未来的路标 展望2025年，半导体行业高管应留意以下迹象： 目前，人工智能在半导体方面的高额支出与企业能够将其人工智能产品货币化之间存在着不匹配的情况。对于 2025 年，“投资不足的风险大于投资过度的风险”这一论点似乎仍占主导地位，但如果这种态度发生转变，对人工智能芯片的需求可能会变得比预期的要弱。 来自敏捷芯片初创公司的竞争可能会加剧，对整个半导体行业的现有企业构成挑战。值得注意的是，人工智能芯片初创公司在 2024 年第二、第三和最后一个季度在全球范围内获得了累计 76 亿美元的风险投资，其中几家初创公司提供专业解决方案，包括可定制的基于 RISC-V 的应用程序、芯片、LLM 推理芯片、光子集成电路、芯片设计和芯片设备。 由于美国和其他主要市场的利率可能会进一步下降，有利的信贷环境可能会成为芯片行业并购的顺风，而该行业的并购在 2024 年已经出现上升趋势。此外，随着两个不同的芯片市场的发展（一个是人工智能芯片市场，另一个是所有其他类型芯片市场），该行业可能会经历并购和整合，尤其是当拥有宝贵知识产权的公司落后于同行并被视为有吸引力的目标时。尽管如此，全球范围内可能出现的更严格的监管和贸易冲突可能会抑制交易环境。 随着地缘政治挑战席卷全球，芯片公司应该做好应对进一步中断的准备。即使回流、友好外包和近岸外包势头强劲，传统的渠道合作伙伴模式和联盟关系也可能被颠覆。长期的地区冲突和战争可能会进一步影响重要材料和库存的流动。所有这些都可能扰乱半导体公司的需求计划，要求它们更加灵活，调整供应链和采购合同以及定价条款。 资本支出和收入的很大一部分是由人工智能和生产这些高度先进的人工智能芯片所需的先进晶圆推动的。然而，汽车、工业和消费领域的晶圆需求仍然低迷，而手机和其他消费产品的需求有所上升。到 2025 年和 2026 年，虽然总体收入和资本支出似乎继续呈上升趋势（至少在未来 9 到 12 个月内），但人工智能相关支出的任何下降趋势和零部件短缺都可能对更广泛的全球半导体和电子供应链产生不利影响。
从用于 MEMS 的大型 TSV 到用于背面电力输送的纳米 TSV，这些互连的经济高效的工艺流程对于使 2.5D 和 3D 封装更加可行至关重要。 硅通孔 (TSV) 可缩短互连长度，从而降低芯片功耗和延迟，以更快地将信号从一个设备传输到另一个设备或在一个设备内传输。先进的封装技术可在更薄、更小的模块中实现所有这些功能，适用于移动、AR/VR、生物医学和可穿戴设备市场。 TSV 最广为人知的用途或许是在高带宽内存中，与 DDR5 内存相比，DRAM 芯片堆叠越来越高，能够以更小的体积和更低的功耗更快地传输数据。TSV 最初用于 CMOS 图像传感器，但它们也支持与微机电系统 (MEMS)、RF 系统和新兴的逻辑器件背面电源方法的逻辑集成，该方法通过薄硅基板将电源连接到正面 CMOS 晶体管。TSV 的尺寸因应用而异，CMOS 图像传感器的 TSV 尺寸为几十到几百微米，硅中介层为几十微米，背面电源传输的 TSV 尺寸为 5nm 以下。 图 1：TSV 的尺寸范围从 µm 到 nm 直径，深度范围也很广。来源：imec 尽管 TSV 的制造已有数十年历史，但这些工艺流程的高成本限制了 TSV 在现有应用之外的广泛普及。随着通孔变得越来越窄、越来越深，制造成本也随之增加，因为更深的沟槽需要更长的时间来蚀刻，连续衬垫和阻挡金属更难沉积，而且必须更精确地控制镀铜以确保可靠的连接。因此，设备和材料供应商非常注重为各种应用生产一致、可靠的 TSV，同时降低成本。 一个关键的工艺考虑因素是 TSV 对周围区域施加的机械应力和热应力。通孔的纵横比（特征深度与直径之比）越大，制造工艺对周围硅片产生的拉伸应力就越大，这会影响载流子迁移率，进而影响晶体管的开关速度。这就是工程师们谈论所谓的“禁入区”的原因，禁入区是周围必须没有任何有源电路的区域。不幸的是，随着 I/O 数量的增加和 TSV 之间的间距越来越小，所需的禁入区不断缩小。在某种程度上，芯片布局正在从系统级优化 TSV 布局（系统级协同优化），以便更有效地利用宝贵的硅片空间。工程师们也在探索 TSV 邻近效应的原因，这有助于最大限度地缩小这个缓冲区的大小。 Ansys产品营销总监 Marc Swinnen 表示：“中介层由硅制成，而 TSV 则用铜填充，因此 TSV 和中介层之间存在不同的膨胀。这意味着 TSV 的分布将决定物体的弯曲程度。理想情况下，您希望将这些 TSV 分布在一个完美的网格中，以便应力均匀地分散到各处，但 TSV 的放置方式并非如此。它们的放置是为了实现连接，这意味着您拥有 TSV 集群，然后是一些空隙。因此，TSV 分布将导致各处应力不对称。” 为了测试紧密排列的 TSV 是否会产生影响长期可靠性的应力，索尼的 Masaki Haneda 及其同事最近测量了三晶圆堆叠中的 TSV 邻近效应，这些堆叠中的 TSV 间距为 6µm，铜-铜混合键合连接为 1µm。研究人员表示：“特别是要以更密集和更精细的间距布局 TSV，了解 TSV 邻近效应对于最大限度地减少器件放置的禁入区非常重要。”他们将硅阱电阻放置在靠近第二晶圆上的 TSV 处，因为电阻对硅 TSV 邻近效应很敏感。在这种情况下，在测试了 TSV 中氧化物的应力诱导空洞和时间相关电介质击穿 (TDDB) 后，确保了高可靠性。 TSV 对可靠性问题的敏感性很大程度上归因于工艺问题。与体积小得多的 BEOL 铜互连类似物一样，TSV 制造所涉及的所有步骤都依赖于之前工艺的良好结果。“填充不良的 TSV，例如填充不足或填充有空隙的通孔，会导致产量损失，” Lam Research先进封装技术总监 CheePing Lee 表示。“填充不良是一个具有挑战性的问题，可以归因于多种因素，例如传入晶圆质量差（电镀前种子覆盖不连续），或电镀设备或化学问题。” TSV 的制作方法 电镀只是 TSV 工艺中的一个步骤。制造 TSV 总共需要五个工艺步骤。首先，通过光刻图案化定义沟槽特征，然后进行反应离子蚀刻 (RIE) 步骤，在硅基板上创建各向异性（大多为单向）沟槽。接下来，沿侧壁沉积一层薄 SiO2衬垫，防止硅受到铜污染。然后，使用 PVD、长距离 PVD 或可能的原子层沉积 (ALD) 沿通孔侧面和底部共形沉积 TaN 或 TiN 等阻挡金属。然后，使用电化学沉积 (ECD)（也称为电镀）将铜完全填充间隙。最后，使用化学机械平坦化 (CMP) 将顶部的铜覆盖层抛光掉。 值得注意的是，根据具体应用，TSV 中可以使用除铜以外的其他导体。多晶硅填充通常用于 MEMS，而钨填充可用于标准单元的背面电力传输连接。 硅的反应离子蚀刻 (RIE) 遵循 Bosch 方法，其中蚀刻（使用 SF 6气体）在多个重复循环中快速切换到钝化（C4F8）。蚀刻和沉积之间的这种切换会沿沟槽产生扇贝状轮廓。必须完全优化 RIE 工艺以创建光滑的通孔，从而实现所需的金属台阶覆盖率和低总电阻。沉积和蚀刻之间的更快切换可以加快该过程。 衬垫氧化物通常使用等离子增强 CVD 沉积。此外，整个 TSV 构建过程中都使用湿式清洁步骤，以确保在下一个工艺步骤之前清除所有工艺残留物和颗粒。 重要的是，TSV 流程可以在制造任何有源器件之前插入，这称为先通孔处理。中间通孔涉及在前端器件存在之后（线路前端）但在形成接触和金属互连（线路后端）之前进行 TSV 处理。第三种可能性是后通孔，发生在部分或全部后端互连到位之后。 CMOS 图像传感器是首批使用 TSV 的应用之一，它们采用后通孔方法。使用晶圆对晶圆混合键合将各个晶圆连接在一起后，TSV 流程在晶圆背面进行。先通孔 TSV 用于硅中介层，而中通孔或后通孔方法正在为新兴的 3D-IC 市场开发。 在任何 TSV 工艺步骤中都可能形成多种类型的缺陷，这些步骤包括光刻、深反应离子蚀刻 (DRIE)、氧化物衬垫沉积、阻挡金属沉积、铜种子、铜电化学沉积（电镀）和 CMP。电镀后，铜中的任何空隙都可能导致电阻升高、机械强度下降，甚至设备故障。需要注意的其他突出缺陷包括图案错位、沉积不均匀和填充不完整，这些缺陷可能会降低性能或成为长期可靠性风险。 随着 TSV 尺寸越来越小，薄阻挡层金属仍需要提供保形沉积，尽管批量生产中的低产量迄今为止使工艺流程中保留了更成熟的沉积工具，但 ALD 仍被视为一种替代方案。“原子层沉积是一种众所周知的技术，但挑战在于将 ALD 引入大批量环境，”Lam Research 客户支持业务集团和全球运营执行副总裁 Patrick Lord 在最近的一次演讲中表示。“随着尺寸不断缩小，接触点数量和接触电阻不断增加。ALD 工艺的改进使我们能够最大限度地增加导电材料的面积，以最大限度地降低电阻。挑战在于如何高效地完成这项工作。” 但并非每种应用都会将 TSV 工艺推向极限。以采用 TSV 的 8 层、12 层和 16 层 DRAM 堆栈为例，这些堆栈使用薄硅片两侧的微凸块进行连接。“对于 HBM，TSV 变得更小，但也更浅。纵横比保持在 10:1 左右，”Lee 说。“目前，重点是提高 TSV 形成设备的生产率，因为 TSV 制造成本高昂——例如，蚀刻速度更快，同时保持整个晶圆的通孔深度和轮廓均匀。” 电镀平台供应商寻求快速填充晶圆上的 TSV 沟槽，并实现晶圆与晶圆之间的一致性。此工艺优化需要工具制造商和材料供应商密切合作，开发在电镀槽中精确管理的专用 TSV 电镀化学品。电镀化学品包括可提高附着力并促进较小沟槽填充的整平剂。 TSV 流程的目标是持续创建低应力、无空隙的 TSV。TSV 技术可实现芯片间的高密度垂直互连，从而显著减小终端设备的三维尺寸。与长引线键合相比，较短的互连长度还可降低设备的功耗、提高数据传播速度并提高系统的可靠性。这就是 TSV 技术对 3D 技术的成功至关重要的原因。 TSV 流程还需要与后续焊料凸块、微凸块或混合键合互连紧密集成。机械和电气因素都会发挥作用。微凸块的关键参数包括 TSV/凸块/PCB 接口处的出色电阻率、一致的凸块高度（共面性）、无部分或完全损坏的凸块、凸块之间无短路等。 从整个系统的角度来看，行业需要时间才能从高端应用（例如与高带宽内存集成的 HPC 上的 SRAM）转向集成具有不同功能的多种设备（例如光子集成电路、逻辑和内存、射频和毫米波、电容器等）。封装级系统建模已经在进行中，这有助于构建有价值的原型，以帮助理解各种 3D 集成问题以及它们如何影响系统性能和可靠性。 Amkor公司负责芯片和倒装芯片 BGA 封装开发和集成的副总裁 Mike Kelly 表示：“封装组装中的虚拟制造使公司能够在创建物理原型之前评估设计变更对制造工艺的影响。这不仅加快了产品开发周期，而且还最大限度地降低了代价高昂的错误风险。” nSV 背面供电的出现是三大代工厂为 2nm 节点器件开发的一种新方法。通过在先进逻辑芯片中使用大约 15 层铜互连将电源与信号线隔离，背面配电可通过降低电压下降和 RC 延迟将功率损耗降低高达 30%。 背面供电至少有三种方法，每种方法的工艺复杂程度都在不断提高，但都具有更好的扩展性和性能优势。最激进的形式是在制造器件之前在鳍片之间创建纳米硅通孔（先通过）。最不激进的形式是将电源线向上铺设到已制造的器件上方（通过中间）。 “第一种方法是从正面到背面的 TSV 或接触。 因此，你可以想出不同的方法，但不可避免的是，你需要有 3D 空间来制作那个接触孔，”imec 高级研究员、研发副总裁兼 3D 系统集成项目总监 Eric Beyne 解释道。“它位于标准单元的 Vdd 和 Vss 边界处。这就是所谓的背面 TSV 的用武之地。” 这种金属触点可以从晶圆的正面创建，然后抛光硅片以露出触点。或者，该过程可以从晶圆的背面进行，并在正面进行抛光。“或者你可以采取中间步骤，就像我们展示的将纳米硅通孔置于埋入式电源轨上一样，”Beyne 说。 图 2：正面供电网络（左）至背面供电网络（中）至带有 nTSV 的 BSPDN。 来源：imec Imec 最近提出了不同的集成方案，Beyne 及其同事展示了 nTSV 先行和 nTSV 后行流程。这些工艺包括将硅片背面研磨至 5µm 厚度（最终为数百纳米）、晶圆间键合和光刻校正，以解决制造和键合热工艺造成的变形。最终的 nTSV 尺寸在 1µm 以下，深度为 5µm。 另一个问题是细间距金属层的电阻增加，这会增加 BEOL 中布线资源的使用，以低阻抗传输电力。这对 EDA 工具的布局布线效率造成了额外的限制。 结论 小芯片概念的出现和 3D 集成应用的不断增长引起了人们对硅通孔技术的极大关注。TSV 在硅中介层和三维 (3D) 异构集成方案中起着至关重要的作用。随着互连集成密度的不断提高，具有小临界尺寸 (CD) 和高纵横比 (AR) 的 TSV 的金属填充变得越来越具有挑战性和成本。因此，越来越多的趋势是研究高质量和低成本的方法来创建和填充更小、更深的 TSV，同时确保与其他芯片的出色连接，无论它们是连接到凸块、微凸块还是混合键合。 工具制造商和材料供应商将继续开发用于互连 3D 封装并最终用于 3D-IC 的下一代 TSV 解决方案。
光刻对准标记的简单介绍 微纳加工时为保证器件功能正常，属于单一结构的不同光刻步骤的图案必须相互对齐。在光刻技术中，光刻辅助对准标记（以下简称对准标记）是用于实现光刻层之间对准和对位的关键元素，它们是位于光刻掩膜和基片（或芯片）上的特殊图案，通常为一组小而精确的几何形状。对于多层光刻工艺，每一层的对准标记都会被设计师精心布置和制造。科学的、布局合理的对准标记在器件的制备过程中扮演着重要的角色。 在光刻处理晶圆的时候，晶圆上通常包括一组对准标记，这些标记具有高精度特征，以便后续曝光以这组标记作为参考（如图1所示）。对准标记通常也被包含在后续图层中，因为随着工艺流程的进行，原始对准标记可能会被抹去。要给晶圆上的每个对准标记加上标签/标号，以便我们更好的识别它，并且每个图案都应该指定好它对应的标记（及其位置）。这样操作人员可以通过观察这些对准标记，很容易在短时间内找到正确的特征，从而快速准确地确认掩膜版和晶圆的相对位置。 图1：使用对准标记来对齐后续图层 根据所用光刻设备的不同，掩膜版上用于对准的标记图形可能会转移到晶圆上（如图 2 所示）。 图2:在光刻过程中将掩膜对准标记转移到晶圆上 （接触式光刻） 在这种情况下，必须设计对准标记的位置，使其不会影响后续的晶圆加工或设备性能。例如，图3所示的对准标记在晶圆DRIE蚀刻后将不复存在。掩膜对准特征的图案转移到晶圆上还可能会抹去晶圆上的对准特征。在这种情况下，对准标记的设计应尽量减少这种影响，或者在晶圆上复制多个对准标记，这样就会留下对准标记，供其他掩膜套准。 图3:晶圆蚀刻的对准标记设计考虑不周 （十字标记被刻蚀并丢失） 对准标记在晶圆上也不可以随意放置，因为用于执行对准的设备可能行程有限，因此只能对准晶圆上特定区域内的特征（如图4所示）。区域位置的几何形状和大小也可能随对准类型的不同而变化，因此在确定对准标记的位置之前，应考虑所用的光刻设备和对准类型。通常使用两个对准标记来对准掩膜和晶圆，一个对准标记足以在x和y方向上对准掩膜和晶圆，但需要两个标记（最好间隔较远）来校正旋转中的微小偏移。 图1：使用对准标记来对齐后续图层 对准标记在光刻技术中发挥着至关重要的作用，它们提供了对准、补偿和反馈的参考点，确保多层光刻工艺的精确性和可靠性。通过对准标记的使用，可以实现高精度的图案转移，满足当今微电子和集成电路制造中对高分辨率和尺寸精确度的要求。 下面是给大家的 一些设计掩膜版时的小建议 01 为了避免光刻过程出现错误，要求光刻版上须有唯一的标识（通常包含光刻版的名称、制版日期和版本号、层号)，在光刻版上的右下角（注：铬面朝上）清楚地标注，这将有利于操作人员的辨认。另外最好将这个标识登记在光刻工艺的流程单上。 02 对准标记的作用在于迅速地定位并且完成精确的套准，也就是要兼具粗对准和精对准的双重功能。 03 对准标记的布局要遵循唯一性和冗余性。在同一单元，不要出现两套一样的对准标记，否则容易引起图形错位对准。同时，对准标记要备份一到两组以防对准标记遭到破坏。备份的对准标记与主标记要采用不同的精对准标记。 04 选取合理的套刻关系，应尽量避免单一方向的逐次套准，减少套刻累积误差。对准标记的损坏和再生，在深腐蚀中，凸角的对准标记图形会受到破坏，这时要根据实际情况考虑对准标记的再生或者保护。 主要参考文章： https://sites.engineering.ucsb.edu/~sumita/courses/Courses/ME141B/Alignment.pdf 微电子行业光刻辅助对准标记规范(草稿)
金属箔电阻在的相关资料并不多，查阅各厂家官网，发现各厂家对此类电阻的命名都不尽相同。例如，风华将其归为合金电阻，而国巨等厂家则定义其为电流检测电阻。在相关文献资料中，以金属箔电阻为关键词能搜索到的文献最多，其原因应该是最早发明并推出此类电阻的厂家Vishay将这一电阻称为Metal Foil Resistor。基于此，后文将采用金属箔电阻这一名称进行讨论。 金属箔电阻的结构如图1所示，此类金属箔电阻采用陶瓷基板，箔片位于电阻背面，这样可以使得箔片更贴近PCB，获得更好的散热性能以及更小的ESL。 《高精度标准电阻的研制》一文中指出，金属箔电阻的箔片材料大致可分为锰铜合金和镍钴合金两大类。其中，锰铜材料具有稳定性好、与铜接触电阻小、容易加工、容易焊接等优点，是标准电阻中广泛采用的一种材料，但是它的温度系数比较大。镍钴合金具有硬度高、耐腐蚀、电阻率高、长期稳定性好、温度系数小等优点。但是其加工技术和工艺要求较高，加工成本也比较高（但KOA的官网上《电阻器的基础》一文中给出的数据与此文存在冲突，见图2）。一次保护层为聚酰亚胺，金属箔电阻没有印刷的电极，但是箔片的电极位置上镀有一层金属铜，其作用后文详述。其他构造与厚膜电阻、薄膜电阻类似。 图1 陶瓷基板的合金电阻 图2 主要的金属材质的电阻率和电阻温度系数（源自KOA） 还有一种金属箔电阻以聚酰亚胺（PI膜为基板），其结构如图3所示。相较于陶瓷基板的金属箔电阻，该类电阻出来基板材料不同且没有一次保护层(只以风华的规格书为例)以外，其余方面未见明显差异。采用聚酰亚胺膜是因为其具有优良的耐温特性及电气绝缘性能，厚度比陶瓷基板薄。因此，在相同封装下可以贴更厚的金属箔片，从而做到更低的阻值；也有设计在聚酰亚胺膜上增加导热层，增加器件的散热能力，从而实现更高的功率。另外，小尺寸电阻使用陶瓷基板时存在易崩碎、形变等问题，使用聚酰亚胺膜也可以改善此问题。 图3 聚酰亚胺基板的金属箔电阻 在网上的相关资料中，较多提到了VPG公司（从Vishay独立出来的公司）推出的Z- Foil合金电阻，其TCR可以做到±0.2ppm/℃，精度可达±0.01%。这个规格上比上述材料的金属箔电阻的规格要高出不少，当然价格也是十分昂贵，其规格参数如图4所示。 图4 VPG电阻规格参数表 但是这里有一个疑问，在整理薄膜电阻的资料时，部分文献如《精密薄膜固定电子器件研究》、《直流磁控溅射铂电阻薄膜》等提到，在一定厚度范围内，薄膜电阻的膜厚越厚，TCR越高，原因是金属本身的TCR为正，但由于薄膜或多或少存在缺陷，在薄膜不连续部分存在类似半导体靠隧穿效应导电的部分，这个特性使得薄膜电阻在温度升高时，载流子越容易被激发，即其TCR为负，所以整体上，薄膜电阻的TCR可以做到很低，要由于金属块。金属箔从厚度上看远比电子的平均自由程大，所以不存在尺寸效应，理论上其TCR要劣于薄膜。但现在金属箔电阻的TCR可以做到如此之低，说明VPG公司在材料上还是比较领先的。 查看其他家的金属箔电阻产品，可以看到以上推论可以成立，以Vishay公司的官网数据为例，对比厚膜、薄膜、金属箔电阻的参数如图5所示。可以发现金属箔电阻的阻值范围比较窄，一般都是1Ω以下的低阻值，甚至是毫欧级的超低阻值。但是其他参数并不十分突出，TCR、精度都比不上薄膜电阻，与厚膜电阻相当。 图5 Vishay官网电阻规格对比 那么金属箔电阻有什么特点？为什么需要使用金属箔电阻呢？ 超低阻：仔细对比厚膜电阻和金属箔电阻可以发现，金属箔电阻的阻值可以做到更低，并且在不同阻值下，同系列的金属箔电阻的TCR都可以维持在同一水平。而同系列的厚膜电阻阻值越低，TCR也越高（参见风华的产品手册）。 功率大、噪声低、稳定性好：金属箔的箔片厚度在微米级，因此其通流能力比较强，能承受较大功率；相较于其他电阻，其因电流产生的温升达到稳定的时间也较短，热稳定性强，长期的阻值稳定性方面也有较大优势；在噪声方面，由于厚膜电阻的电阻体存在玻璃相和导电相，电流路径通过的是在玻璃相粘接的导电颗粒，这些导电颗粒的接触点形成了一个高阻点，使得电流噪声较大。并且，这些触点对因膨胀失配、受潮膨胀、机械应变和电压输入水平而产生的任何形变都很敏感，都容易放大噪声。当薄膜电阻要均匀得多，但是薄膜电阻或多或少都存在缺陷或沉积不均匀的问题，这些也会导致一定的噪声。而金属箔电阻的箔片十分均匀，且连续，电流在合金的晶界间穿过。从一个或多个金属晶体到另一个的晶间电流路径涉及通过晶界的多个且较长的电流路径，从而降低了噪声产生的可能性。 图6 金属箔电阻（左）与厚膜电阻（右）的电流路径对比 ESL和ESC低：电阻的等效模型如图7示所示，实际的电阻都存在寄生参数，那么，这些寄生的电容和寄生电感是怎么来的呢？ 图7 电阻等效模型 寄生电容容易理解，电阻的两个电极可视为电容的极板，因此存在寄生电容。但是一般情况下，电感都有线圈，形成了闭合回路，而电阻从形态上来看，只是一根直导线。那么寄生电感是怎么出现的呢？由右手定则可知，当电流流过导线时，在导线周围会产生环形磁场，如图8所示。当导线的电流发生变化的时候，磁场的大小也会随之发生变化，但是根据楞次定律，磁场的变化时会产生感应电流，其作用为阻碍磁场变化，以图8为例，原电流从左往右流，产生的磁场在导线上半不符是垂直纸面向外，下半部分则相反，当电流变大时，其感应的磁场是垂直纸面向内，根据右手定制，感应电流的方向是从右往左，阻碍电流增加。这种特性与电感阻碍电流变化的特性是一致的，这就是寄生电感的来源。 图8 直导线的环形磁场 那么金属箔电阻是如何做到低寄生参数的呢？VPG公司的文档《Ten Technical Reasons to Choose VFR Resistors for Your Circuit - Promotional Material》以及《Research on Pattern Design of Metal Foil Resistor》两篇文档指出，通过设计合适的电阻图案，有利于达成降低ESL和ESC的目的。如图9所示的S形图形使得ESC分段并且为串联关系，使得ESC大大减小。对ESL部分，部分资料认为S形的图案大大增加了电流路径并且减小了通流的面积，因此其ESL会增加。但分析其中的电流路线可以发现，在相邻的线路中，电流路径是相反的，因此电流产生的磁场会有互相抵消，所以ESL应该是会降低的。另外，合金箔电阻一般都会让箔片至于底部，这样可以减少环路面积和底部部分的电感，达到减少寄生电感的目的（见《Passive SMT Mounting Techniques: Face-up vs Facedown and Performance Trade-offs.》）。 图9 合金电阻图形设计 图10 箔片置于底部的优势 基于以上特性，金属箔电阻在电流检测（低阻值、大功率、热稳定性高，在采样时可以实现快速精准采样，并且对电路本身的影响比较小。另外，金属箔电阻在电流发生突变的时候，感应电压也很低，使采样更精确）、音频设备（噪声低、寄生参数小，可以实现声音的高保真及纯净度）、精密测量仪器（稳定性高，长期工作时可以最大限度的降低系统误差）等方面的应用具有较大优势。 制程工艺 主要参考CN207993600U和CN107230537B进行讨论。 贴金属箔：在陶瓷基板上贴一层粘合膜，通过加热加压的的方式，将金属箔与基板牢牢结合。如果贴合不牢，易出现箔材翘起的情况，影响电阻的稳定性。CN207993600U给出了一种高温烧结的方式，对合金箔进行镀铜处理（其提到直接使用合金材料比较难实现键合），后进行加压整平，再将合金箔和基板放在一起烧结，使得金属箔表面形成氧化铜与氧化铝进行反应键合。 掩膜印刷：在箔材上印刷光刻掩膜浆料并固化。 曝光显影：使用图形底片对眼膜进行遮盖后进行曝光，用显影液进行显影，得到想要的掩膜图形。 蚀刻：使用蚀刻液对箔片进行蚀刻，形成电阻图形。 掩膜制作：再次印刷掩膜并固化。此次曝光、显影使用的图形需要露出箔片的电极部分，其余电阻图案需用掩膜覆盖。 电极镀铜：通过挂镀的方式对箔层电极部分进行镀铜。镀铜后对掩膜进行脱模。 调阻：金属箔电阻有两种调阻方式，一是机械调阻，利用金刚石磨棒对电阻体进行打磨、修整；另一种是激光调阻，一般会在电阻图形上设置多个调阻点，以提升调阻效率。 一次保护膜印刷：印刷聚酰亚胺涂层，聚酰亚胺可以和箔片形成很好的结合，避免出现空隙，提升电阻的耐湿性和耐腐蚀能力。 二次保护层印刷：印刷环氧树脂，提高产品的绝缘性、耐机械应力及耐腐蚀的能力。 后面的折条、溅射、电镀、字码印刷、测试等工序与其他电阻一致。在此不赘述。 通过其制程工艺，可以发现金属箔电阻的工艺有以下特点： 无电极印制工序：金属箔片本身已覆盖了陶瓷基板，电极可以在电镀在箔片上，且由于箔片放在电阻背面，天然形成背电极，可以满足焊接需要。正面因为不存在电阻体，所以没有电极也无所谓。但是CN107230537B指出印刷正面和背面电极（其正面背面间隙材料均为树脂浆料）能够使绝缘基板两端侧处的电极饱满，并且保证电阻的完整性，有利提升金属箔电阻的功率。 箔片镀铜：金属箔片本身可以导电，也可以形成电极，箔片镀铜好像多此一举，但是箔片镀铜是在调阻前，其目的是为了让其箔片的表面更加光滑，并且铜的电阻率比合金要低，因此镀铜可以降低箔片的接触电阻。对于超低阻值的金属箔电阻来说，接触电阻可能对电阻的测量有较大影响，不镀铜可能影响调阻的精度。 一次保护层印刷：厚膜和薄膜电阻的一次保护层印刷都是在调阻前，而金属箔电阻是在调阻后，原因应该是因为箔片在调阻不想厚膜和薄膜电阻那么容易受到影响，调阻时无需对电阻体进行额外保护。有的金属箔电阻甚至没有一次保护层。而且，这里印刷一次保护层的目的是为了避免空隙，提升电阻的耐湿热和耐腐蚀能力，放在调阻后可以保证保护膜的完整性，是较优的选择。
12月26日消息，荷兰光刻机巨头ASML CEO克里斯托弗表示，尽管华为、中芯国际在半导体领域取得的进步相当可观，但两家公司相比Intel、台积电、三星等行业巨头落后10-15年。在ASML看来，在无法获得先进EUV光刻机的情况下，即便采用一流的DUV设备，依然无法和台积电等厂商的工艺技术相媲美。作为参考，ASML及其合作伙伴从基础工作到完成商用机器再到构建EUV生态系统，花了20多年的时间。据悉，美国方面在向ASML施压，要求其停止在中国维护和维修DUV设备。然而，荷兰方面迄今尚未同意这一要求。目前，中国公司是ASML的主要客户之一。ASML2024年Q3财报显示，该公司第三季度实现净销售额75亿欧元，净利润达21亿欧元，但第三季度订单额仅为26亿欧元，不到上一季度近56亿欧元的一半。公司披露财报提到，中国仍然是阿斯麦的最大市场，占今年第三季度销售额的47%，达27.9亿欧元。在今年7月公布的第二季度财报中，阿斯麦方面表示，其49%的销售额来自中国。事实上，从2023年第三季度荷兰出口政策收紧以来，中国已连续五个季度成为阿斯麦最大的市场，占比都在40%以上。来自中国的需求可能在未来一段时间内放缓，美国在芯片半导体领域持续对华无理打压，也仍将是阿斯麦股价长期面临的压力。
摘要： 阐述硅外延片在电阻率和厚度一致性的问题，改善其一致性外延片的制备方法，包括装入衬底片、衬底气相抛光、变流量吹扫、本征生长、外延生长的工艺流程和工艺参数。 0 引言 硅外延的相关工艺通常应用于器件研制，其于器件研制工作中具有重要作用，由于其外延片质量能够直接影响器件性能，因此需要对其电阻率一致性以及厚度的一致性进行研究，确保其满足器件制作的相关需求。 1 改善硅外延片电阻率一致性 硅外 片 作 为 半 导 体 材 料 中 不 可 或 缺 的 一 部分，其较为重要的指标之一为硅外延片电阻率。不同的器物对外延层电参数有不一样的要求。但因为自掺杂现象的存在，导致电阻率统一性的控制难度非常大。在控制电阻率方面，提出了许多应用方法，例如添加少量氯化氢和二次生长，不过，这些方法没有达到理想的效果，甚至在某些程度上，工艺时长的增加，工艺效率的下降。为了达到电阻率上的一致性要求，121必须从源头开始处理。形成自掺杂的基本原因：因为硅外延在成长的时候，衬底加热，导致衬底里面扩散到了外面，又由外面蒸发来到气相中来。它们大部分在停滞层内存储，而且沿着气流趋向扩散。然后继续外延生长时又重新加入外延层中。开始外延生长后，抑制衬底前面蒸发，自掺杂大部分来自衬底后面蒸发的杂质。除了上述的原因外，生长系统、基座的污染也同样会导致自掺杂现象发生[1]。 2 改善硅外延片厚度一致性 众所周知，互联网处于高速发展进程之中，全球信息化的步伐越来越快，互联网行业在飞速进展中推动了整个电子信息产业进步，在其情况下半导体相关材料的品质受到广泛关注，硅外片作为半导体材料中不可或缺的一部分，其较为重要的指标之一为硅外延层厚度。硅外延生长的相关工艺中，能够对外延厚度产生影响的因素较多。外延层的边缘产生翘突导致硅片整体厚度不一，即便位于相同炉内，其基座位置不同，外延片生长的厚度依旧具有一 定 差 别 。当 外 延 片 在 厚 层 生 长 时 表 现 更 加 突出。在制作硅平面晶体管时，外延厚层需要格外注重一致性，制作集成电路时也是如此。一旦外延厚层缺乏一致性或一致性不强，则其后续工艺将会遭受较大影响，严重时甚至无法继续进行工艺制作。外延片的厚度不具备较好一致性的情况下，隔离区的扩散工作难度将会大大加重，情况严重时不但隔离区的工作将会受到影响，后续工作无法完成，还会导致器件报废。即便将厚度不一的外延层勉强扩通， 生 产 出 的 器 件 质 量 难 以 得 到 保 证 ， 其 性 能 必将受到影响，非常容易出现电性能不符合要求的情况，无法满足设计要求，造成成本的大量浪费。而与此同时较薄的部分则很有可能由于集电区过薄被电击穿。硅片的边缘出现外层凸起状况时，大概率会引发光线模糊，进而导致图形变形问题，翘边较为严重的硅片还能够造成光刻板划伤，导致光刻板彻底报废，因此必须要对外延厚度上的一致性情况进行重点关注。在影响外延片厚度的诸多因素中有三种主要因素造成的影响较大：（1）温度；（2）气流；（3）反应室集合形状。选择并对温度进行控制时，必须优先选择不会对生长速度造成较大影响的温度。 在控制气流因素时可以对反应器基座实际的倾斜角进行调节以达到限制气流速度的目的。反应器的类型有三种，分别为水平类型的反应器、桶式类型的反应器以及钟罩式类型的反应器。通过控制两反应器之间的夹角能够对硅外延的厚度进行有效控制。当上述方法都无法取得厚度一致性地较好成果时，可以采取以下三种方法进一步改善一致性。（1）将卧式反应器安装于硅片装载器，将其改善为硅片实施外延生长处理。该方法能够平稳气流，其外界条件对于外延生长而言较好，有较大概率产生厚度一致地外延。（2）在反应器中安装可以旋转的基座，此操作能够帮助硅外延在其转动期间进行生长，可以改善外片厚度的一致性。（3）由于以上两种方法都需要安装相应器件，其复杂程度较高，因此可以选择较为方便的方法例如将基座的倾斜度改变、改善其温度分布以及调整线圈密度。此类方法虽然简便但其具有副作用，很有可能造成气流发生流动变化的问题 3 制备改善硅外延片电阻率与厚度一致性的方法 当前，硅外延材料制备的主要方法是化学气相外延方法（CVD），即使用氢气、三氯氢硅、等气态化学成分在高压高温环境下进行化学反应，在硅单晶上反应形成拥有一定厚度和电阻率的硅单晶薄层材料。在这个化学反应过程中气体流速和腔体温度的控制是当中的两个至关重要的因素。流入腔体中的气体成分因为与腔体之间拥有温度差别，一定会作用腔体内的各处温度的均匀性，而且，流入腔体的气体成分同样也会影响腔腔体内的所有气体流速，一定会形成流场均匀性的差异。而腔体内流场与温场的均匀性关系着腔体内所有部位的发生反应强度，从而决定最终产品参数的稳定性和一致性。常规的制备外延片的工艺中，发生反应的气体入射方式通常使用把简式外延炉设计为平行顶盘，其发生反应的气体只能在0º入射。经试验和分析得出，这种入射气体方式会改变外延片数值一致性甚至降低半导体器件的成品率，因此，提升外延片数值一致性是符合现在半导体器件生产工业化必将迎来的发展趋势[2]。改善外延片电阻率以及厚度的一致性制备方法步骤如下：（1）将其装入衬底片并升入腔体。按照顺序吹扫氮气、氢气，使接下来的步骤都能够在氢气的主环境中发生反应，实现腔体升温，温度需要稳定在1 100～1 200℃范围内。（2）进行衬底气相抛光。对衬底运用HCL实施表面抛光，整体抛光温度控制在1 100～1 200℃之间，控制H2流量范围280～320L/min，其中HCl的实际流量应当为1～3L/min，整体抛光的时间必须控制在4～5min之间。（3）变流量吹扫。进行该操作时其腔体温度应当低于1 100℃～1 200℃，通过改变H2的流量的方法将衬底表层含有的杂质逐渐稀释，通常H2的流量需要从280～400L/min一直下降到50～100L/min，整个降流量的时间为l～4min，并且需要维持1～3min的低流量时间，时间到后再将H2的流量从50～100L/min逐渐上升到280～400L/mi n ， 上 升 流 量 的 总 时 间 需 要 控 制 在 1 ～ 4 m i n 之内，并维持1～3min的高流量时间。（4）本征生长。该操作于衬底表面实施，过程中H2的流量应当在280～320L/min范围内，TCS的流量需要控制于20～60Gr/min之间，进行本征生长的合适温度为1 100℃～1 200℃，时间为3～5min之间。（5）外延生长。该操作在常压条件下进行，其温度应当控制于1 100～1 200℃之间，其整体时间范围是15～25min，H2的流量应当控制于280～320L/min，同时将TCS的流量控制在20～60Gr/min之间，pH掺杂流量需要符合20～60sccm要求，再依照外延片实际厚度，将筒式外延炉锥形顶盘的入射角度进一步确定，确保反应气体入射角度在0º
2.1 Introduction 2.1引言 在本章中，将倒装芯片定义为[1-4]，该芯片连接到基板的焊盘或具有各种互连材料（例如，Sn-Pb，Cu，Au，Ag，Ni，In和各向同性的另一个芯片）的芯片或各向异性导电粘合剂）和方法（例如，回流焊和热压键合（TCB）），只要芯片表面（有效区域或I / O侧）面向基板或另一个芯片，如图2.1所示。 flip芯片技术是IBM在1960年代初引入其固态逻辑技术的，该技术成为IBM System / 360计算机产品线的逻辑基础[5]。图2.2a显示了带有三个终端晶体管的第一个IBM Fip芯片，它们是嵌入在晶体管的三个I / O焊盘上的Sn-Pb焊料凸块中的Ni/ Au镀Cu球。Cr-Cu-Au附着/种子层沉积在Si芯片上的Al-Si接触垫和焊料凸点之间。图2.2b显示了在陶瓷基板上的第一个IBM倒装芯片组件（三个芯片）。 随着I / O的增加，铜球被焊料凸块代替。所谓的C4（受控塌陷芯片连接）技术[6]利用沉积在芯片上可湿性金属端子上的高铅焊料凸点和基板上可湿性焊料端子的匹配占地面积。焊有凸点的倒装芯片与基板对齐，并且通过回流焊锡同时制造所有焊点。 今天，倒装芯片技术的应用已扩展到[7-12]芯片对芯片，面对面和面对面。图2.3显示了Amkor的DoublePOSSUM软件包[12]。可以看出，封装实际上是由两个层次的嵌套模具定义的。这三个子模具是倒装芯片，固定在较大的母模上，然后再固定在最大的祖母模上。然后将祖母芯片倒装芯片到封装基板上。子管芯和子管芯之间的凸点是微型凸块（带焊料盖的铜柱）。在母模和祖母模之间以及祖母模和封装基板之间使用C4凸块。 倒装芯片技术已广泛用于大型机，服务器，个人计算机，笔记本电脑，智能手机，平板电脑，游戏等的处理器，网络，电信等的专用集成电路（ASIC）和存储器 大部分的倒装芯片组件都大量销售。近年来，由于对更高功能芯片的需求以及缩小芯片面积的要求，处理器，ASIC和存储器的引脚输出数量增加，而其间距（或引脚焊盘之间的间距）却减小了。同样，由于用于移动产品（例如，智能手机和平板电脑）和便携式产品（例如，笔记本电脑）的外形尺寸较小的趋势，芯片和封装基板的厚度必须尽可能地薄。更高的引脚数，更紧密的间距，更薄的芯片以及更薄的封装基板，导致对倒装芯片组件采用TCB方法的必要性。在这项研究中，除了大批量生产外，还提到了各种TCB技术。高密度和低成本封装基板的最新进展促进了更多的倒装芯片应用。在这项研究中，将讨论有机堆积基板，具有薄膜层的有机堆积基板，无芯基板，引线凸块（BOL）和嵌入式痕量基板（ETS）。为了提高芯片芯片组件的焊接可靠性，必须进行填充，特别是对于有机封装基板。在本研究中，将讨论预组装填充物，例如无流动填充物（NUF），非导电胶（NCP）和非导电膜（NCF）。同样，组装后的填充capillary underfill (CUF) and molded underfill (MUF). 倒装芯片技术正面临来自扇出晶圆级封装（FOWLP）[13,14]的激烈竞争，这将在第4、5、6、7、8、9、10和11章中讨论。扇入式晶圆级封装（WLCSP）[15-17]将在第3章中讨论。 2.2 Wafer Bumping 有许多方法可以执行晶圆凸点（[2]中至少显示12个），最常见的方法是通过电化学沉积（ECD）或电镀[18]。模版印刷方法[19–25]也用于晶圆凸点，但此处不再赘述。 2.2.1 C4 Bumps 通常，焊盘尺寸等于100 um，目标凸点高度等于100 um。重新定义钝化开口后（通常不需要），首先在晶片的整个表面上溅射Ti或TiW（0.1-0.2 um），然后溅射0.3-0.8um的Cu。 Ti-Cu和TiW-Cu称为凸块冶金（UBM）。为了获得100 um的凸点高度，然后在Ti–Cu或TiW–Cu上覆盖40 um的抗蚀剂层，并使用焊料凸点掩模来定义（紫外线曝光）凸点图案，如步骤1–所示。图2.4中的4。抗蚀剂中的开口比钝化层中的焊盘开口宽7–10 um。然后在UBM上镀一层5um的Cu，然后电镀焊料。这是通过将静态电流或脉冲电流通过晶片作为阴极的镀浴来完成的。为了电镀足够的焊料以达到目标（100 um），将焊料电镀在抗蚀剂涂层上约15um以形成蘑菇形。然后剥离抗蚀剂，并用过氧化氢或等离子蚀刻去除Ti-Cu或TiW-Cu。然后晶片使用助焊剂过炉，会产生光滑的截断球形C4凸点焊锡。如图2.4右侧的步骤＃5–8所示，由于表面张力的作用[2.4]和2.5。 2.2.2 C2 (Cu Pillar with Solder Cap) Bumps 由于引脚数更高且间距更紧密（焊盘之间的间距更小），因此可能会使相邻的焊料C4凸点短路。导线互连[26]和带有焊帽[27、28]的铜柱可以是一种解决方案。如图2.6的步骤5所示，除了电镀铜代替焊料外，制造工艺与C4凸块基本相同。接下来是电镀焊料盖，然后向焊料中倒入助焊剂（图2.7a显示了带有焊料的铜柱。图2.7b显示了非常高的铜柱，没有焊锡帽。由于与C4凸块相比焊料体积非常小，因此表面张力不足以执行Cu柱与焊料盖凸块的自对准，因此有时将其称为C2（芯片连接）凸块。除了能够处理更细的间距外，C2凸块还提供了比C4凸块更好的热和电性能。这是因为铜（400和0.0172）的热导率（W / m K）和电阻率（µΩm）优于表2.1所示的焊料（55-60和0.12-0.14）。 2.3 Flip Chip Package Substrates 在过去的几年中，通过增加堆焊层的数量，在堆焊层的顶部制造薄膜层的方式，为提高/提高传统的低成本堆焊有机封装基板的能力做出了巨大的努力。上层，缩小金属线的宽度和间距的尺寸，减小焊盘的尺寸和间距，消除铁芯，制作BOL，并层压ETS。对于硅衬底，第一个是TSV中介层，而未来的趋势是无TSV中介层，这将在第10章中讨论。陶瓷基板[29–34]将不在本书中讨论。 2.3.1 Surface Laminar Circuit (SLC)Technology 大约25年前，日本Yasu的IBM在日本发明了SLC技术，图2.8[35-38]，该技术构成了当今非常流行的低成本有机封装基板的基础，其堆积层通过微孔垂直连接[39- 59]支持ip芯片。SLC技术有两个部分：一个是核心基板，另一个是用于信号布线的SLC。芯基板由普通的玻璃环氧板制成。但是，SLC层依次由光敏环氧树脂制成的介电层和镀铜的导体平面构成（半添加技术）。通常，具有十二层[例如，两个芯层和十个堆积层（5-2-5）]以及10μm的线宽和间隔的封装衬底足以支撑大多数芯片。 2.3.2 Integrated Thin-FilmHigh-Density Organic Package (i-THOP) 2013年，Shinko建议在封装基板的堆积层之上制造薄膜层。图2.9显示了Shinko用于高性能应用的i-THOP基板[60，61]。这是4 +（2-2-3）测试车，这意味着有两层金属芯，底部（PCB）侧有三层堆积金属层，顶部有两层堆积金属层（芯片）侧），第一个数字“4”表示在顶部堆积层的表面上有四个薄膜铜布线（RDL）。薄膜Cu RDL的厚度，线宽和间距可小至2 µm。薄膜Cu RDL通过10µm的孔垂直连接，如图2.9所示。表面铜垫间距为40um，铜垫直径为25 µm，高度为10–12 µm。 i-THOP基板通过了翘曲和可靠性测试，没有观察到通孔分层[60]。2014年，Shinko展示了[61]个超细间距芯片可以成功地组装在i-THOP基板上。图2.10示意性地显示了两层薄膜的横向连通情况，这是通过两层薄膜层的2µm线宽/间距RDL来实现的，这两层薄膜层构建在1-2-2积层有机基板的顶部，即2+（1-2-2）。图2.11显示了测试芯片的40 µm节距的微型凸块（Cu柱+ Ni + SnAg）和40µm节距的倒装芯片键合焊盘（直径25 µm）。具有优化条件的倒装芯片组件横截面的典型图像如图2.11所示。可以看出，在组装的所有区域都确认了良好的焊点[61]。 2.3.3 Coreless Substrate 无芯基板是富士通[62]在2006年首次提出的。图2.12显示了具有堆积层的传统有机封装基板和无芯有机封装基板的比较。可以看出，最大的区别是无芯封装基板中没有芯，无芯封装基板的所有层都是堆积层[62-84]。无芯封装基板的优点是[62-84]：（a）由于消除了芯，无芯基板的成本较低； （b）通过消除芯，可以实现更高的布线能力； （c）由于良好的高速传输特性而具有更好的电气性能； （d）外形尺寸要小得多。另一方面，缺点是[62-84]：（a）由于消除了磁芯，无芯基板的翘曲较大； （b）容易出现层压板崩裂； （c）由于基板刚性较低，导致焊点良率差；（d）必须建立新的制造基础设施。 2010年，索尼为其PlayStation3的单元处理器制造了第一个无核封装基板[74]。尽管无芯基板具有许多优点，但由于翘曲控制问题，它们并不受欢迎。影响翘曲的关键因素之一是基板材料的热膨胀不匹配系数。因此，对此因素的适当控制将有助于减少无芯基板的翘曲问题。影响翘曲的另一个因素是封装组件。因此，适当的封装组件翘曲校正控制（在真空和压力下）将有助于改善无芯基板的翘曲问题。 2.3.4 Bump-on-Lead (BOL) BOL由STATSChipPAC[85-89]首次提出，并由高通[90]和其他公司[90-93]使用。图2.13a中显示了传统的捕获式焊盘（BOC）或简单的焊盘上（BOP）倒装芯片有机基板布局。可以看出，倒装芯片焊盘在阻焊层（SR）定义的配置中的面积为210-μm的面阵间距上，在凸点焊盘之间有一个信号逸出，导致有效的逸出间距为105μm。BOL方法如图2.13b所示。在这里，基板上的焊盘只是走线（引线）本身，或者走线的略宽版本，这会释放足够的布线空间，以允许在凸块之间布线额外的走线，从而导致有效的逃逸间距为 7 µm，无需更改基板的设计规则（迹线宽度和间距）。改进的BOL结构如图2.13c所示。可以被看见凸点焊盘没有任何阻焊层，即开孔SR [90]。参考文献中使用的测试车，BOL上的Cu柱。 [90]在图2.13d和e中示出。可以看出，凸点间距在180 µm到凸点间距20 µm之间的两条走线可以轻松布线。图2.14的上部显示了垂直于BOL和纵向BOL的典型横截面。图2.14中部显示了一个3D幻灯片有限元模型，其中显示了BOL，BOC（或BOP）和焊点。BOL焊点的蠕变应变轮廓显示在图2.14的下部[93]，它太小而在大多数情况下都不会引起焊点可靠性问题。 2.3.5 Embedded Trace Substrate (ETS) ETS是具有细线宽/间距的无芯基板之一，将顶部金属走线图案嵌入到半固化片层中[94-98]。ETS的处理流程如图2.15a所示。它从带有可移动铜箔的载板开始。其次是使用典型的电解铜电镀方法形成第一层铜图案。然后，将预浸料层压在铜图案上。随后进行激光通孔钻孔，化学镀铜，干膜层压，曝光和显影，第二层铜图案电镀，剥离和微蚀刻。一旦所有的铜图案层均已完成，将移除载板。由于铜箔连接到第一个铜图案，因此在SR涂层之前必须进行微蚀刻。 SR开封过程之后，可通过金属表面处理（例如有机可焊性防腐剂（OSPs））完成。图2.15b显示了SPIL[97]在ETS组件上的Cu柱倒装芯片的横截面。目前使用的ETS的大多数线宽/间距为15/15 µm。但是，Simmtech正在生产13/13 µm的线宽/间距[98]。 2.4 Flip Chip Assembly 基本上，有两组倒装芯片组件：一组在焊盘/走线之间有一个中间层，另一组则没有，即一无所有。带有中间层的倒装芯片组件，例如用于大批量生产的焊料和由TCB制成的带有焊料盖的Cu柱，被称为间接键合，这是本章的重点。因此，在芯片/晶圆上的键合焊盘/迹线之间没有任何东西的Cu-Cu扩散键合称为直接键合。 2.4.1 Cu-to-Cu TCB Direct Bonding 铜到铜的扩散结合可以减小到超细间距和焊盘尺寸（焊盘之间的间距为5 µm或更小）。为了减少形成会严重影响键合质量和可靠性的天然氧化物的趋势，Cu-to-Cu是一种TCB，通常在高温高压下和较长的处理时间下运行[99-101]，这不利于 吞吐量和设备可靠性。另一方面，在室温下[102-108]的铜对铜键合可实现最高的吞吐量和最少的器件可靠性问题，并且成本非常低。然而，室温粘合的缺点是对（a）焊盘/走线/晶圆平面化，（b）表面处理以确保光滑的亲水性表面以实现高质量粘合的严格要求，以及（c）洁净室等级（非常高）。需要）。Cu-to-Cu TCB主要用于晶圆对晶圆（W2W）组装工艺，尚不在大规模生产中，因此，在本章结尾进行了讨论。 2.4.2 C4 Solder Mass Reflow 焊料回流已用于倒装芯片组装近50年了。大多数的焊料C4凸块都大量回流在硅，陶瓷或有机基板上。组装过程非常简单，图2.16a：（i）使用lookup和lookupcamera来识别芯片上凸块和基板上焊盘的位置； （ii）在C4凸块或衬底上，或在两者上都使用助焊剂； （iii）拾取C4凸块并将其放置在基板上，然后随温度H回流。由于回流期间C4焊料凸块的表面张力，该过程非常坚固（自对准）。图2.17显示了iPhone6 Plus（2015年9月）的横截面。可以看出，A9应用处理器以PoP格式安装，并且将焊有凸点的倒装芯片大量倒装在2-2-2有机封装基板上。通常，C4凸块芯片的焊料质量流中的凸块之间的间距可以小到50 um。 2.4.3 C2 Solder Mass Reflow 过去的几年中，已尝试在硅，陶瓷或有机封装基板上回流C2（带有焊帽的铜柱）焊接芯片的焊料质量，以用于高引脚数和细间距的倒装芯片组件。图2.16a的组装过程与C4凸块的组装过程完全相同，但是自对准特性相差无几，因此很少使用。通常，C2凸焊芯片的焊料质量流中的支柱之间的间距可以小至25 um。 2.4.4 C2 TCB 在过去的几年中，在硅，陶瓷或有机封装基板上具有中间层（例如C2（带有焊帽的铜柱）的凸点）的TCB芯片已引起人们对高密度和超细间距倒装芯片组件的关注。基本上，有两种方法，一种是低粘结力，另一种是高粘结力。 2.4.4.1 C2 TCB with Low Bonding Force 对于一个低键合力的芯片，组装过程很简单，如图2.16b所示：（i）首先，使用查找和查找摄像头定位芯片上C2凸块及其在基板上相应焊盘的位置； （ii）将助焊剂涂在焊锡盖上或基板上或两者上； （iii）将芯片拾取并放置在基板上，然后施加温度（H）以熔化焊料，并施加较小的力（f）以将芯片保持在距基板一定距离的位置。上面的过程一次只完成一个芯片，因此与C2焊料大量回流工艺相比，生产率较低。图2.18显示了具有TCB的倒装芯片组件的典型横截面，其在C2凸块上的作用力较小[109]。通常，TCB通过低键合力在C2芯片上的支柱之间的间距可以小至8 um。 2.4.4.2 C2 TCB with High Bonding Force 对于在C2芯片上具有高键合力的TCB，组装过程必须与NCP或NCF底漆结合使用，这将在 后面讨论 2.5 Underfill/Reliability 填充[110-124]的应用可以提高倒装芯片焊点的可靠性，尤其是在有机基材上。大多数底料由低膨胀度的填料（例如熔融石英（SiO2））和液体预聚物（例如热固性树脂（粘合剂））组成，它们可以固化为固体复合材料。 1987年，Hitachi表明，随着填充时间的延长，陶瓷基板上的倒装芯片焊点的热疲劳寿命增加了[125]。1992年，Yasu的IBM提出将低成本有机基板代替高成本陶瓷基板用于倒装芯片组装[35-38]。他们表明，填充不足后，硅芯片（2.5 10-6 /°C）和有机基板（15-18 10-6 /°C）之间的大热膨胀失配得到了大大降低，并且焊点可靠 适用于大多数应用。这为当今非常流行的低成本有机基板封装上的焊料凸点ip芯片打开了大门，这些封装用于例如个人计算机，笔记本电脑，智能手机，平板电脑等的处理器中。基本上，有两种不同的应用程序 下填充，即预组装下填充和后组装下填充。 2.6 Post-assembly Underfill 对于组装后填充，填充是在倒装芯片组装之后进行的，即倒装芯片已经在基板上并且焊点已经大量回流（使用C2或C4凸点）或使用C2的低力TCB 颠簸。 2.6.1 Capillary Underfill (CUF) 对于组装后填充，基本上有两种方法，即CUF [126-129]和MUF [130-134]。 CUF是进入批量生产的第一种方法[126–129]。对于CUF，通过无针辅助的针头或喷射器在基板组件上的倒装芯片的一侧（或两侧）上分配底部填充物。由于毛细作用，这会完全填满芯片，焊点和基板之间的空间。然后通过固化底漆将芯片和基板牢固粘合。 CUF一次执行一个芯片组装，因此吞吐量成为一个问题。 2.6.2 Molded Underfill (MUF) 模压填充是由CooksonElectronics [130]在2000年提出的，后来由例如Dexter [131]，Intel [128]，Amkor [132]，STATS ChipPAC [133]和LETI /STMicroelectronics [134]提出。对于MUF，将经过修改的EMC转移模制到芯片上，并填充芯片，焊点和倒装芯片组件的基板之间的间隙。芯片的密封剂和底部填充剂是同时形成的，这将提高吞吐量。但是，MUF的挑战在于：（a）芯片和基板之间的MUF流动通常在真空辅助下； b）EMC的二氧化硅填料的尺寸必须很小，以确保流动性； （c）MUF的EMC成本远高于封装成型的成本； （d）由于EMC，芯片和基板之间的热膨胀不匹配，封装翘曲成为一个问题； （e）成型温度受焊点熔点的限制； （f）焊点的支座高度和间距不能太小。 2.6.3 Printed Underfill 为了增加CUF的通吐量并避免MUF的弊端，朗讯技术公司[135]提出了一种后装填底模的方法，该方法使用模版在封装基板组件上印刷倒装芯片的底模材料，例如 如图2.19所示。可以看出，（1）模板设计具有一个开口，该开口至少是芯片的尺寸[135]； （2）模板厚度不超过倒装芯片组件[135]的高度（图2.19）；3）基板必须有一个孔[135]，以使填充物能够流出。 [135]的缺点是：（1）由于模板的开口很大以及从基板孔流出的填充物浪费了很多填充物； （2）由于模板的开口很大（露出芯片的整个背面），并且模板的厚度不高于芯片的背面（因此所有刮板压力），因此很有可能损坏芯片。在打印过程中应用于芯片的背面） （3）基片上的孔是不切实际的，因为它不仅影响布线，而且增加了基片的成本和尺寸。在目前的研究中[136]，将设计一种新的模板，以在有机面板和硅晶圆组件上印刷倒装芯片的底版。将检查粘度，热增强和底纹的多次印刷的影响。固化后的组件将通过C-SAM，X射线，剪切试验，横截面和SEM方法进行表征。 2.6.3.1 A New Stencil Design 2.6.3.2 Test Chip 为了证明新模板设计用于后期组装底版的可行性，我们制造了测试车。有机面板和硅晶圆组件的测试芯片相同，如图2.23所示。可以看出，芯片尺寸为5 mm 5 mm 150 µm，并且有31 31（961）个铜柱+ SnAg焊料帽凸点，间距为160 µm。Cu柱的直径为40 µm，高度为25 µm，而SnAg焊帽为17 µm，如图2.23所示。 2.6.3.3 Test Substrates 在本研究中，fipchi组件的测试基板分别是有机硅片Siwafer，并分别在图5和6中显示。2.24和2.25。可以看出，对于有机面板基板（图2.24），尺寸为240毫米63毫米0.32毫米。共有36个单元，每个单元的尺寸为15.4毫米15.4毫米0.32毫米。每个芯片上都有焊盘和走线。 OSP的直径Cupadis80 µm and isona320µmpitch。走线（引线）宽度为25 µm，并且会凸出引线（BOL）。图2.25显示了200 mm的硅晶圆衬底。切屑部位的尺寸为5 mm 5 mm 760 µm。有961个Cu焊盘，每个芯片位置的间距为160 µm。焊盘直径为60 µm。由于晶圆上芯片位置之间的街道（切缝）宽度太窄（<160 µm），不足以放置底料，因此将使用其他所有芯片位置。 2.6.3.4 Flip Chip Assemblies 将倒装芯片（图2.23）浸入助焊剂中，放置在有机面板或硅晶圆的基板上，然后大量回流。通过在60°C喷射水来清洗助焊剂残留物。有机面板基板上的倒装芯片组件的X射线图像如图2.26a所示。可以看到，有两种焊点：一种是BOP（焊盘上的凸点），另一种是BOL（引线上的凸点）。BOP的节距为320 µm，BOL的节距为160 µm。Si晶片基板上的倒装芯片组件的X射线图像如图2.26b所示。可以看出，芯片上直径为40μm的Cu柱焊接在基板上直径为60μm的Cu焊盘上。它们的间距为160µm。 2.6.3.5 Stencil Designs 用于测试车辆的模板设计如图2.21所示，用于有机面板基板上的倒装芯片，图2.22所示用于硅晶片基板上的倒装芯片。对于这两种情况，模板厚度为100 µm，开口为5.5 mm〜0.8 mm。模板下方的干膜厚度为250 µm。对于有机面板基材，模板下方的干膜开口为11 mm 12 mm（图2.21）。对于硅晶圆衬底，模版下方的干膜开口为8毫米32.4毫米，如图2.22所示。干膜（光刻胶）通过加热辊（* 125°C）层压在模板上。干膜的打开是通过UV（紫外线）曝光机和化学溶液进行的。 2.6.3.6 Test Matrix 简述了测试基质，组件的烘烤，印刷过程，填充毛细作用和固化。本研究考虑了三种不同的填充材料。它们的粘度为材料＃1 = 34 Pa.s（RT），材料＃2 = 68 Pa.s（RT）和材料＃3 = 15000 Pa.s（RT），如图2.27所示。对于底部填充材料3，由于粘度如此之高，以至于模板的刮刀几乎不移动（即使在60°C的温度下进行了热增强），在其余的研究中也将不考虑使用。 测试矩阵如表2.2所示。可以看出，（1）有两种不同的基板（有机面板和硅晶片）； （2）对于每种基材，有两种不同的填充材料（＃1和＃2）； （3）对于每个底注，都有两个不同的印刷编号（1次和10次）； （4）每次都有两个不同的温度环境（RT和45°C）。 2.6.3.7 Baking Substrates 填充过程从烘烤有机和硅衬底倒装芯片组件开始。烘烤条件是在120°C下60分钟（在热板上）。此步骤对于无空隙底涂至关重要。否则，组件中夹带的水分将在底垫上形成空隙，如图C-SAM图像所示，图2.28。 2.6.3.8 Printing Process 烘烤后，将倒装芯片组件装入模板印刷机（DEK）中。下划线放置在模板上。印刷速度在150至290 mm / s之间，印刷力为8 kg，卡扣高度为零。如图1和2所示，印刷图案非常均匀。有机基板为2.29L，硅基板为图2.29R。 2.6.3.9 Capillary Action and Curing 印刷后的填充倒装芯片组件放在120°C的热板上。填充物将流到芯片下方，并通过毛细作用填充芯片，焊点和基板之间的空间。填充物从芯片的其他边缘露出后，请固化填充物。 2.6.3.10 Effects of Underfill Viscosity, Thermal Enhancement, and Multiple Prints 实验样品通过C型SAM，X射线，截面，剪切试验和SEM方法进行表征。实验结果示于表2.3。可以看出，对多个印刷品没有显着影响。对于填充＃1和＃2（带有和不带有热增强）的填充，只有三个具有空隙的芯片，而其他所有芯片都是无空隙的。图2.30显示了具有空隙的倒装芯片组件，这是由于清洗过程中残留的助焊剂造成的。典型的C模式SAM图像如图2.31所示。图2.31（顶部）显示了填充材料为1的硅基板组件上的倒装芯片，而图2.31（底部）在材料2的有机基材上显示出倒装芯片。这些组件中没有任何空隙。热增强对模板印刷填充的影响如图2.32所示。可以看出，对于＃1和＃2底版材料，（1）在45°C的模板印刷底漆后几乎没有底漆残留；（2）在RT的模板印刷底漆后有很多底漆残留（ 无热增强）。 2.6.3.11 Cross Sections 图2.33显示了有机面板组件上倒装芯片的模版印刷底版的典型横截面。可以看出，（1）清楚地显示了芯片边缘上的底部填充； （2）芯片，焊点和基板之间的底漆没有空隙且已正确处理； （3）有机基板的铜焊盘（BOP）和铅（BOL）上的焊点看起来非常好。图2.34显示了硅晶片组件上倒装芯片的模版印刷底版的典型横截面。可以看出，（1）清楚地显示了芯片边缘上的底部填充； （2）芯片，焊点和基板之间的底漆没有空隙且已正确处理； （3）在硅基板的直径为60μm的铜焊盘上，芯片的直径为40μm的铜柱的焊点看起来不错。 2.6.3.12 Underfill Filler Density 图2.35显示了具有无空隙底绒的倒装芯片组件。据观察，即使没有空隙，也没有空隙。但是，有较暗的斑点。例如，在图2.35的顶部所示的横截面中，焊点7和8之间比焊点8和9之间稍暗。 SEM图像显示，焊点7和8之间的二氧化硅填充物比焊点8和9之间的二氧化硅填充物致密。 2.6.3.13 Shearing Test 模版印刷的填充倒装芯片组件经过剪切测试。剪切刀片的尖端放置在距基材表面30微米处（靠近倒装芯片的底部）。测试仪的最大剪切力设置为60 kg。表2.3和图2.36显示了一些测试结果。可以看出，许多样品通过了60公斤的测试，没有失败。对于失败的样本，失败模式是切屑破裂（开裂），并且没有填充不足的失败。如图2.36所示，对于Si基板组件上的某些倒装芯片，不仅芯片断裂，而且Si基板也开裂。这显示了底部填充的韧性（图2.36；表2.3）。 2.7 Preassembly Underfill 对于预装底部填充，底部填充的应用是在基板或晶圆上，并且在倒装芯片组装之前。 G4 [137]首次提出了带有底漆的C4凸块的回流焊，被称为NUF。如图2.16c所示，Amkor[138]首先研究了在基板上填充非导电性胶（TC-NCP）的C2凸点的高结合力TCB [138]，已将其用于为三星的Galaxy智能手机组装高通公司的SNAPDRAGON应用处理器。在图2.37中 NUF和NCP底料可以旋转，用针头分配或真空辅助。通过从玻璃上芯片技术中学习，研究了C2凸点在晶圆上具有非导电膜（NCF）填充的高结合力TCB。例如，三洋[139]，日立[140、141]，东北[142、143]，陶氏[144]，海力士[145]，KAIST/三星[146、147]，Amkor / Qualcomm [148]和东丽[ 149–151]用于2.5D / 3DIC集成[7–10]。图2.38显示了NCF在带有焊料帽凸点晶片的Cu柱上的层压。 三星已经在其基于TSV的双数据速率4型动态随机存取存储器（DRAM）上生产了用于C2芯片和NCF的高键合力TCB（从叠层晶圆切割后）以进行3D IC集成，图2.38，并由Hynix在AMD图形处理器单元（GPU）代码名为Fiji的高带宽内存（HBM）上进行。这个3D立方体由高强度TCB的C2芯片和NCF一次堆叠在一起，每个芯片需要* 10 s的时间填充胶膜，焊料熔化，胶膜固化和焊料 巩固。吞吐量是个问题！为了解决这个问题，Toray [150，151]提出了一种集体粘合方法，如图2.39所示。可以看出，带有NCF的C2芯片是在温度= 80°C的阶段上预粘结的（粘结力= 30 N，温度= 150°C，时间<1 s）。对于后期粘合（第一步（3 s）：粘合力= 50 N，温度=220–260°C，第二步（7 s）：粘合力= 70 N，温度= 280°C），初期温度= 80°C。 ，而不是使用传统方法将40个sinstack堆叠到四个芯片上，而采用集体方法仅需不到14 s。所提出的集体结合方法的横截面的一些图像如图2.39所示。通过优化条件可以实现合理的良好连接。通常，具有高键合力的NCP或NCF（通过TCB）在C2芯片上的支柱之间的间距可以小到10 µm。 2.8 Cu–Cu Direct Hybrid Bonding 索尼是第一个在大批量生产（HVM）中使用Cu-Cu直接混合键合（可同时键合晶片两侧的金属焊盘和介电层）的公司。索尼为三星银河S7生产了IMX260背面照明CMOS图像传感器（BI-CIS），该传感器于2016年交付。电气测试结果[152]显示，其坚固的Cu-Cu直接混合键合实现了出色的连接性和可靠性。图像传感器的性能也非常出色。IMX260BI-CIS的横截面如图2.40所示。可以看出，与[153]中的索尼ISX014堆叠式相机传感器不同，TSV消失了，BI-CIS芯片和处理器芯片之间的互连通过Cu-Cu直接键合实现。信号通过引线键合从封装基板传到处理器芯片的边缘。 Cu-Cu直接混合键合的组装过程始于表面清洁，金属氧化物去除以及硅片的SiO2或SiN的活化（通过湿法清洗和等离子活化），以开发高结合强度。然后，使用光学对准将晶片放置在室温下和典型的洁净室气氛中接触。第一次热退火（100–150°C）旨在增强晶片的SiO2和SiN表面之间的结合同时最小化由于Si，Cu和SiO2或SiN之间的热膨胀失配而引起的界面应力。然后，施加较高的温度和压力（300°C，25 kN，10–3Torr，N2 atm）持续30分钟，以在界面处引入Cu扩散，并在整个键合界面处晶粒生长。粘结后退火是在N2大气压下于300°C进行60分钟。这个过程导致同时形成Cu和SiO2或SiN的无缝键（图2.40）。2.9 Flip Chip Technology VersusFOWLP 倒装芯片技术正面临激烈的竞争。它的某些市场份额将被扇出晶圆/面板级封装（FOW / PLP或简称FOWLP）技术所取代[13，14，154]。图2.41显示了PoP横截面的示意图和SEM（扫描电子显微镜）图像，其中包含生产型智能手机的应用处理器（AP）和移动动态随机存取存储器（DRAM）。该PoP是使用InFO（集成扇出）WLP技术制造的[154]。从底部封装可以看出，已经消除了晶片隆起，助焊剂，倒装芯片组装，清洁，底料分配和固化以及堆积的封装基板（图2.17中所示的AP），并已由底部封装代替。EMC和RDL（用于AP，如图2.41所示）。这样可以降低成本，提高性能并降低性能包。这非常重要，因为开发这些软件包的智能手机公司（苹果公司）和组件公司（TSMC）是“羊的领导者”。一旦他们使用它，那么其他许多人就会跟随。而且，这意味着FOWLP不仅适用于封装基带，RF（射频）开关/收发器，PMIC（电源管理集成电路），音频编解码器，MCU（微控制单元），RF雷达，连接性IC等，也可用于封装高性能和大型（> 120 mm2）SoC，例如AP。 2.10 Summary and Recommendations 在这项研究中，已经对晶圆倒装，封装基板，组装以及用于倒装芯片技术的填充进行了研究。一些重要的结果和建议如下：•倒装芯片技术来自很长一段时间：从三焊球的ipip芯片到10,000焊球的ipip芯片，到2020年可能达到50,000焊球的ipip芯片。那时，倒装芯片的间距可以小到30 µm，如图2.42所示[155，156]。 •倒装芯片技术正面临激烈的竞争，其某些市场份额将被FOWLP技术夺走。 •C2凸块具有更好的热性能和电性能，并且可以比C4凸块下降到更细的间距（焊盘之间的间距更小）。但是，应针对相对性能特性（例如电迁移寿命，热疲劳寿命，信号速度，芯片结温等）进行更多的研究和开发工作。•C2凸块的自对准特性（倒装芯片技术最独特的功能之一）远不及C4凸块。因此，质量流通常应用于C4凸块。 •带有C2凸块的芯片通常由TCB用强力组装，而有时用力较小。 •TCB的优点是引脚数更多，引脚间距更细，芯片更薄，密度更高，封装基板更薄以及控制翘曲和芯片倾斜。 TCB的缺点之一是吞吐量（与质量流量相比）。 •具有十个堆积层（5-2-5）且线宽和间隔为10 µm的封装衬底足以支撑大多数lip芯片。 •应针对便携式，移动，可穿戴和物联网应用，对创新的低成本ETS和无芯基板进行更多的研究和开发工作。为了有效地利用BOL技术来增加布线密度，从而降低成本并减小有机封装基板的尺寸，应该做更多的研究和开发工作。 •对于铜对铜直接扩散键合，焊盘之间的间距为5 µm或更小。 •对于带有CUF或MUF的C4凸块芯片的大批量生产，凸块之间的间距低至50 µm。 •对于带有CUF或MUF的C2隆起芯片的大流量，Cu柱之间的间距低至25 µm。 •对于带有CUF或MUF的带有C2凸起芯片的力较小的TCB，Cu柱之间的间距低至8 µm。 •对于带有NCP或NCF填充的带有C2凸块的力较大的TCB，Cu柱之间的间距低至10 µm。 •对于组装后填充方法，通常将CUF或MUF应用于具有大流量的倒装芯片组件和采用低结合力方法的TCB。 •对于预填充底部填充方法，通常在倒装芯片组装之前应用NUF，NCP或NCF。 NUF具有大流量，NCP或NCF具有高强度TCB。通常，将NUF和NCP施加在基板上，然后将NCF层压到C2凸块晶圆上，然后切成单个芯片。 •Toray的集体TBC具有高潜力的方法可能是潜在的高通量工艺，用于堆叠带有层压NCF的C2芯片。 •现在，索尼已经将其带有铜-铜混合键合的BI-CIS应用于HVM中，为了进一步提高3D IC集成的吞吐量，应该对使用铜-铜混合键合的DRAM晶圆堆叠进行更多的研究和开发。
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