什么是准直溅射工艺？ 准直溅射工艺的作用？ 准直溅射工艺有哪些弊端？ 什么是准直溅射工艺？ 准直溅射工艺就是在普通溅射工艺基础上，在靶材与衬底之间加了一个准直器，用来筛选溅射出来的金属原子，只有方向接近垂直的金属原子才能通过准直器淀积在衬底硅片上，其余金属原子沉积在准直器上。（如下图） 准直器通常为金属或者陶瓷制成的蜂窝状（六边形孔）结构（如下图），准直器六边形孔直径与深度比，会影响其对金属原子的筛选效果；深宽比越大所筛选出的金属原子越垂直。 准直溅射工艺有什么用？ 普通溅射对高深宽比的孔进行金属淀积时，由于溅射出的金属原子方向无规律，在接触孔顶部侧壁更容易被淀积，随着溅射时间的增长，接触孔顶部开口会越来越小，形成自掩蔽效应，使接触孔底部难以淀积金属，也就无法实现金属互连（如下图）。 准直溅射只有速度方向接近于垂直衬底表面的溅射金属原子才能通过准直器上的孔到达衬底表面,这些原子更容易淀积在接触孔底部,避免了自掩蔽效应，提高了接触孔底部的金属覆盖率（如下图）。 准直溅射工艺有哪些弊端？ 淀积速率低 淀积相同厚度的薄膜准直溅射所花费的时间是普通溅射的10倍以上，主要是因为大部分金属原子都停留在了准直器上，也与准直器孔的深宽比有关。 材料利用率低 准直溅射90%左右的金属原子被拦截并停留在了准直器上，金属靶材利用率低。 定期维护 沉积在准直器上的金属需要定期清理或者更换。
一、LDMOS概述 横向扩散金属氧化物半导体晶体管（ Lateral Diffused Metal Oxide Semiconductor, LDMOS）是一种重要的功率MOS器件，以其高击穿电压、快速开关速度和易于与CMOS工艺集成等优点，在功率集成电路中扮演着关键角色。 与传统的垂直结构功率 MOSFET（VDMOS）不同，LDMOS器件采用横向结构，使其在实现高耐压的同时，能够更好地兼容现有集成电路工艺，从而降低成本并减小器件体积。 二、LDMOS工作原理与器件结构 LDMOS的工作原理与普通MOSFET类似，但漂移区的存在对其特性产生了显著影响。 导通状态：当栅极电压（VGS）大于阈值电压（VTH）时，在栅极下方形成反型沟道。电子从源极N+区经过反型沟道进入漂移区，最终到达漏极N+区。此时，LDMOS导通，电流横向流动。 截止状态：当栅极电压（VGS）小于阈值电压（VTH）时，器件表面没有形成反型沟道，漏源之间无电流，器件处于截止状态。此时，漂移区承担了大部分漏源电压，耗尽层主要在漂移区展宽，从而实现了高击穿电压。 LDMOS器件的核心在于其独特的横向结构和“双扩散技术”。其主要区域包括源极区、漂移区和漏极区。 关键区域图解 三、LDMOS版图（Layout）与实物图 典型版图结构 LDMOS器件的版图设计旨在优化其电学性能，特别是击穿电压和导通电阻。以下是一些典型的LDMOS版图结构示意图： 从版图上看，LDMOS通常呈现出指状或条状结构，以最大化源极和漏极的有效宽度，从而降低导通电阻。关键区域在版图上以不同的颜色和形状表示： Poly (多晶硅)：通常用于形成栅极，控制沟道的开启与关闭。 Nplus (N+)：高浓度N型掺杂区，形成源极和漏极的欧姆接触区域。 Pplus (P+)：高浓度P型掺杂区，用于形成P-Body的欧姆接触，通常连接到源极电位，以确保P-Body的良好偏置。 COMP (有源区)：表示扩散区域，是器件电流流过的活性区域。 Contact (接触孔)：连接金属层与下层扩散区或多晶硅的窗口。 注：单个LDMOS版图如下所示，蓝色为Gate。 LDMOS实物图 以下是一些LDMOS器件的实物图：
离子注入采用7°角是离子注入工艺非常经典且重要的问题；那为什么要采用7°的倾斜角进行注入，最主要的原因就是在离子注入过程中避免一种称为“沟道效应”（Channeling Effect） 的现象。 什么是“沟道效应”？ 硅晶体是由原子按高度有序的晶格排列而成的。从某些特定的晶向（例如或或，取决于晶圆类型）看过去，原子之间的空隙会形成一条条畅通无阻的“通道”。 如果离子以 0°角（即垂直于晶圆表面）注入：这个时候就会有一部分高能离子可能会幸运地直接射入这些“通道”中。这就会导致这些离子在通道中穿行时，几乎不会与硅原子发生碰撞，因此受到的阻力极小，能量损失很慢。这会导致它们注入得异常深，远远超过预定的结深。这会导致我们的芯片的性能偏离我们设计的性能，严重时会导致芯片的报废或可靠性出问题。 简单介绍硅晶体结构 如图是硅晶体的经典结构，主要由两套面心立方晶格沿着对角线相互移动1/4对角线长度套构而成；形成一个硅原子和周围其他四个硅原子相互连接形成四个共价键。 以下就是硅原子几个主要晶向分布 1、晶向；主要原子排列顺序为对应立方体的棱边方向，原子排列成正方形网格，这种晶向的特点是表面能较低，生长速度快，是硅晶生长的主要方向。 2、晶向；主要原子排列顺序为对应立方体对角线方向，原子排列成矩形形状，这种晶向的特点是电子迁移率相对较高，原子排列相对紧密，电子受到的阻碍相对较少。 3、晶向；主要原子排列顺序为立方体对角线方向，原子排列顺序为正三角形堆积，这种晶向的特点是表面能相对较低，结构的对称性好，原子的密度最高。 这三种晶格方向有着不一样的物理性能，所以他们的应用场景也不相同；一般晶向主要应用在集成电路比如CPU、GPU、DRAM等等；晶向主要应用在双极性晶体管（BJT）和功率半导体（MOSFET）等等领域；晶向主要应用在功率半导体器件（IGBT）中等等。 离子注入采用7°角注入可以有效抑制沟道效应，同时兼顾工艺的其他要求，具体如下：有效抑制沟道效应：当离子注入方向与晶圆晶向平行时，会产生沟道效应，导致离子注入深度难以控制，浓度分布不符合要求。将离子入射方向与晶圆表面法线成7°角，能使离子注入方向偏离沟道轴向，增加离子与晶圆内部原子的碰撞概率，打乱离子路径，有效抑制沟道效应，使离子浓度分布更可控。 为什么离子注入不采用其他的角度注入？ 1、减少横向效应：垂直注入会造成横向效应，即离子在注入过程中除了纵向扩散外，还会在水平方向上发生扩散，导致注入区域不准确。7°的倾斜角度可在一定程度上减少这种横向扩散，使离子更精准地注入到目标区域，提高注入的精度。 2、避免阴影区过大：如果倾角过大，带胶注入时，离子会被光刻胶部分遮挡，形成较大的阴影区，导致实际注入区域与设计区域出现偏差。7°角能在抑制沟道效应的同时，将阴影区控制在较小范围内，保证注入的准确性和均匀性。 总的来说，在半导体离子注入工艺采用7°角工艺进行是经过无数工程师辛苦实验得出的最好角度，目前也是行业中最常用的方法。
首先我们先讲一下概念，RRC（recover runcard）：可以理解为异常后处理流程单，MO：missin operation：误操作（一般是无意识的）；MO带来的风险：产品良率受损/产品的报废/机台的停机/严重时会引起产线的断线，这是很严重的情况；如果是厂务基础端出现MO很容易造成大规模的异常，这会给工厂带来不可挽救的损失。给个人带来的风险：奖金减少/年终奖减少/甚至开除如是故意的会被起诉等等 在半导体制造中，当发生机台异常如气体断供/EPD误抓/机台卡住/机台破片等等各种异常场景，需要对晶圆（wafer）进行处理，已经跑完的和正在机台内的/还没有跑的需要区分处理；这个时候工程师容易将wafer搞混造成MO，为了减少MO的发生针对这类事件现在都引入RRC；以前是采用RRC check list；现在的智能工厂都采用RRC系统，通过系统进一步减少MO的发生。 RRC check list记录的信息一般会包括：时间、机台信息、腔体信息、宕机信息、wafer跑片信息、正在跑的wafer的信息（跑到第几步，第几秒），填写清楚了之后一般需要设备工程师和制程工程师签字确认（针对事件追踪，如果发生MO这个单子可以作为后续处理依据）。 RRC系统，针对目前的智能工厂，现在也会记录以上check list的信息，不过已经将上述的信息放入系统，同时需要设备工程师和制程工程师将当下的机台情况进行截图放入签核流程中，在签核流程可以加入一个人进行double check进一步防止MO的产生。系统中一般设定了processed/processing/no process；针对processing需要单独处理会单独拿FOUP装（防止污染其他wafer）。 虽然现在的工厂对RRC都已经做了以上的措施，但在实际运行也会出现MO的情况，以下分享一个例子，供大家借鉴： 例子：在一次蚀刻中，机台发生了EPD宕机，当时宕机的是#15，这个时候需要将wafer拆成#1-#14，#15，#16-#25，然后将账料做到对应的站点；#1-#14应该在下一个站点，#15-#25应该在当站，#15需要做完补蚀刻再下放到下一站。正常手法是按以上做的，但实际操作的时候，生产部没有按照制程工程师的单子操作，直接将整盒wafer下放到下一站，因为上面有光刻胶，造成了下一站机台光刻胶污染（wet clean酸槽）。同时又污染了其他wafer，这个事件造成接近100W的经济损失。 总的来说，在我们制造工厂中，时时刻刻都要保持敬畏之心，遇到不懂或不确定的事情就要及时停止，不能为了方便随便处置，这会给工厂和个人带来不可估量的损失。
晶圆级封装 (WLP)总览 晶圆级封装 (WLP) 代表了一种特定的集成电路封装技术路线，其核心特征在于所有关键的封装工艺步骤均在硅片尚未被分割成单个芯片的整体状态下执行。在此技术框架下，早期的 WLP 设计方案明确要求封装的所有输入输出 (I/O) 接点必须完全且不间断地布局在单个芯片的物理边界轮廓之内（即扇入型设计），从而实现了真正意义上的芯片尺寸级封装结构。这种对完整晶圆进行顺序加工处理的模式，构成了扇入型晶圆级封装的基础。从系统集成的视角审视，这种封装架构的复杂度限制因素主要在于：如何在芯片下方有限的空间内有效容纳所需数量的 I/O 接点，同时确保后续的电路板布线设计具有可行性。特别是在持续追求器件尺寸微型化、集成电路工作频率不断提升以及制造成本持续降低的应用需求背景下，当传统的封装解决方案（例如引线键合或倒装芯片互连）难以满足这些苛刻要求时，WLP 技术提供了一种有效的替代路径。 WLP领域已涌现出采用标准扇入型结构难以实现量产的新型产品，此类创新封装被定义为“扇出型”WLP。其核心工艺在于将切割后的单个芯片植入具有标准硅片形态因子的聚合物或其他基体材料中，形成重构晶圆；该人工晶圆经与传统硅片完全相同的封装制程处理后进行分割。芯片在基体中的间距经特殊设计，确保每个芯片外围均保留环形基材区域，使得嵌入式器件可布设扇出式再分布层（RDL），将电气互连扩展至原始芯片面积之外。该技术突破使微型芯片在无需物理增大的前提下，仍能兼容标准WLP焊球间距的I/O布局模式。由此，可实施WLP工艺的对象不再局限于完整硅片，更延伸至硅基混合材料构成的晶圆形态基体，此类产品现已被广义归类为WLP范畴。随着硅通孔（TSV）、集成无源器件（IPD）、芯片优先/后置扇出技术、微机电系统（MEMS）与传感器封装技术以及处理器-存储器异构集成方案的相继引入，多种集成架构的WLP技术体系已实现市场化应用。如图1所示，从低I/O数量的晶圆级芯片尺寸封装（WLCSP）到高I/O密度、高功能复杂度的扇出技术，多元集成方案已在广阔应用场景中落地。这些封装技术为晶圆级封装领域开启了全新的发展维度。 图1 使用WLP的异构集成 一、晶圆级芯片级封装（WLCSP） 晶圆级芯片级封装（WLCSP）在2000年左右出现，主要局限于单芯片封装。根据封装的性质，WLCSP集成多个组件的能力有限。图2显示了基本单芯片WLCSP的简单图像。 图2 基础单模 在此之前，大多数封装工艺都是机械的，如研磨、锯切、引线键合等。封装工艺步骤主要在芯片单片化后进行，如图3的简化工艺流程所示 图3 传统封装工艺流程 WLCSP是晶圆凸块的自然延伸，自20世纪60年代以来，IBM一直在使用晶圆凸块。主要区别在于使用比传统凸块管芯更粗间距的大焊球。与之前的封装不同，几乎所有的WLCSP封装工艺步骤都是并行完成的，同时仍然是晶片形式，而不是如图3所示的一系列步骤。图4显示了简化的图示。 图4 晶圆级芯片级封装（WLCSP）工艺流程 晶圆级芯片尺寸封装（WLCSP）因其将芯片直接作为封装本体的特性，成为可量产的最小封装形态；基于显著的尺寸缩减优势，该技术已广泛应用于小型移动设备领域。早期版本仅通过在芯片焊盘上制备特殊可焊性金属层（凸点下金属化，UBM）并植球实现基础封装功能。然而，随着器件复杂度的提升，必须引入金属再分布布线层（RDL）以实现焊球与原始焊盘的解耦布局，这导致WLP封装尺寸与结构复杂度同步增长。尽管此类封装仍属单芯片解决方案，但通过开发新型工艺、材料及结构，成功实现至少一枚减薄芯片以"负鼠式"倒装贴装于主芯片下方——该次芯片精确嵌入既有焊球间隙内，其厚度经优化设计确保WLCSP整体贴装后仍保持足够的底部空间余量。如图5所示，此结构成为早期异构集成WLP的典型代表之一。 图 5 WLCSP，第二个模具安装在下侧 随着用于3D应用的硅通孔（TSV）技术的发展，可以在WLCSP中形成TSV，提供双面连接。虽然TSV集成使用“先通孔”和“后通孔”工艺，但在WLCSP的情况下，采用了“最后通孔”的方法。这种集成使得能够在主WLCSP管芯或其他组件（如无源器件）的顶部安装第二个管芯。该工艺已被MEMS行业用于在MEMS管芯上安装逻辑或模拟管芯，反之亦然，如图6所示。这成为WLCSP异构集成复杂性的另一个层次. 图6 WLCSP硅通孔双面安装 此类集成方案已率先应用于移动端CMOS图像传感器封装，近期更延伸至汽车电子传感领域。基于电气互连路径缩短、封装尺寸微型化及低成本优势，采用硅通孔（TSV）的三维晶圆级芯片尺寸封装（3D WLCSP）正逐步取代传统板上芯片（COB）封装技术。与大多数汽车级应用类似，该技术面临的核心挑战在于满足严苛的可靠性标准：如图7所示，专为汽车CMOS图像传感器背面照明（BSI）设计的封装结构，其尺寸为5.82mm×5.22mm、厚度850μm，采用深宽比3:1的TSV技术，硅材料占封装体积比例高达99.27%。 图7 （a） CIS-WLCSP结构的三维视图；（b）CIS-WLCSP的横截面。 随着工艺节点持续微缩及晶圆级芯片尺寸封装（WLCSP）尺寸增大，可靠性与芯片-封装交互作用（CPI）面临更严峻挑战。这不仅涉及封装本体的可靠性表现，更需应对制造完成后在运输、操作直至电路板贴装等后续流程中可能引发的负面效应。为响应业界对侧壁防护日益增长的需求，颠覆性技术如扇入型M系列产品（基于Deca技术授权）应运而生，推动六面(6S)防护体系成为保障高板级可靠性的行业金标准。当前市场仍由大型外包封测代工厂（OSAT）主导（日月光/矽品、安靠及长电科技），但近年台积电、三星等晶圆代工厂亦进军该领域并提供全流程解决方案；德州仪器、恩智浦、意法半导体等集成器件制造商（IDM）则持续构成WLCSP供应链的核心环节。 表1.先进制程的工艺指标 数据来源：IRDS，先进计算推进工作组专家咨询委员会和中国信息通信研究院，财通证券研究所 技术维度：晶体管数量增加（与芯片面积呈正相关）仍是性能提升的主要路径，但前道制程面临双重制约—光刻掩模版尺寸的物理极限（通常≤858mm²）以及芯片良率随面积扩大呈指数级下降的趋势。在此背景下，先进封装通过超越平面集成限制（如2.5D硅中介层、3D-TSV堆叠）成为延续摩尔定律的关键路径。特别对于中国大陆半导体产业，在美日荷设备出口管制强化下，7nm及以下先进制程产业化受阻，高密度集成工艺（如Chiplet异构集成）正成为突破技术封锁的战略替代方案。 纵观芯片封装发展历史，微型化、集成化为行业发展大趋势。现阶段也正逐步向FC、WLP、2D/3D等先进封装工艺迭代。如下图所示： 图1 芯片封装逐步向传统封装，向FC、WLP、2.5D/3D等先进封装工艺迭代 图2 FC、WLP、2.5D/3D等先进封装工艺技术对比 Bump，RDL，TSV，Wafer为先进封装的四要素，具备任意一个均可以被称为先进封装。Bump（金属凸点）承担界面互连与应力缓冲的双重功能，RDL（重布线层）实现XY平面电气路径的拓扑重构，TSV（硅通孔）则完成Z轴方向的垂直互连集成，而Wafer（晶圆）作为集成电路基础载体，同时为RDL和TSV提供介质支撑与工艺平台。为适应高密度集成与微型化需求，技术发展呈现以下趋势：Bump尺寸与节距持续微缩至10μm以下，并逐步被Hybrid Bonding（混合键合）替代——该技术通过Cu-Cu原子扩散实现无凸点直接键合，消除界面物理障碍；RDL线宽/线间距（L/S）向亚微米级（<1μm）演进，支撑更高布线密度；晶圆尺寸向12英寸主流化发展（占比突破85%），提升单晶圆产出效率；TSV纵深比提升至10:1以上，通孔直径与节距同步缩小至微米量级，优化垂直互连效能。 图3 Bump 和 RDL 的发展趋势 在先进封装技术体系中，凸点指通过定向制备工艺在芯片表面形成的导电性突起结构，直接或间接连接芯片电极。其核心功能是在倒装芯片键合中替代传统引线，实现芯片有源面向下与基板布线层的三维互连，同时承担电气互联、热管理传导及机械应力支撑三重作用。该技术源于IBM于1960年代研发的"可控坍塌芯片连接"（C4）方案，至今仍是球栅阵列封装（BGA）、芯片尺寸封装（CSP）及倒装芯片封装（FCP）等中高端封装技术的核心，支撑着高密度面积阵列互连的实现。 图4 凸点在先进封装中的使用 在芯片特征尺寸持续微缩及SoC/多芯片异构集成技术驱动下，I/O互连密度的提升推动凸点节距向亚50μm级别演进。尽管无铅焊料（如SAC305）微凸点制备工艺已相对成熟，但当凸点直径<20μm、节距<40μm时，焊料体积的急剧缩减将引发多重可靠性风险：界面金属间化合物（IMC）增厚速率提升300%（直径从20μm降至6μm时IMC生长速率从0.45增至0.58μm/min）；热循环应力下因CTE失配导致的疲劳裂纹扩展速度加快；跌落冲击中IMC脆性断裂概率上升。这些效应源于焊料微缩后表面扩散主导原子迁移，以及柯肯达尔孔洞（Kirkendall void）在薄层界面的加速形成。因此，焊料凸点主要适用于节距>100μm的中低密度场景。而铜柱凸点（Cu Pillar Bump）凭借其超高电导率（5.96×10⁷ S/m）、抗电迁移能力（耐受电流密度>10¹⁰ A/m²）及结构稳定性（剪切强度>15MPa），成为节距<50μm的高密度封装主导方案，支撑2.5D/3D IC和Chiplet集成的互连需求。 图5 倒装焊料凸点和铜柱凸点的结构 1.2重布线（RDL）：延伸出晶圆级封装 RDL的制作主要依赖于电镀技术，然而，对于需要更细线宽和多层金属结构的场合，大马士革（Damascene）工艺则更为适用。电镀法的不足在于，在湿法刻蚀籽晶层时，铜线路本身也会被腐蚀，导致线宽变窄甚至可能脱落。特别是在线宽较小的情况下，如果刻蚀时间不足，籽晶层和阻挡层可能无法完全去除，从而形成残留物。相比之下，大马士革工艺则常用于高密度的RDL制造中，它通过引入化学机械抛光（CMP）技术来确保平坦化，同时去除多余的铜材料及籽晶层，有效解决了上述问题。 图8 RDL 电镀工艺流程图 1.3 硅通孔（TSV）：2D 转向 3D 封装关键技术 TSV的核心制造流程主要包括以下几个步骤：首先，利用深反应离子刻蚀（DRIE）技术来形成 TSV 通孔。接着，通过等离子增强化学气相沉积（PECVD）工艺制备介电层，随后采用物理气相沉积（PVD）技术制作阻挡层和种子层。完成这些基础层后，使用电镀铜（Cu）将通孔填满。最后，通过化学机械抛光（CMP）去除多余的金属材料，确保表面平整。若要实现三维（3D）集成，还需要额外进行晶圆减薄和薄晶键合等关键步骤。 图11 TSV 工艺制造流程 1.Via-First（先通孔）：这种方法在前道工序（FEOL）之前完成通孔结构的制造。具体来说，先在晶圆上刻蚀出TSV通孔，然后沉积高温电介质，再填充掺杂多晶硅，并通过化学机械抛光（CMP）去除多余部分。然而，由于这种方法制造的通孔尺寸较大（通常超过100微米），且多晶硅的电阻率较高，其应用主要局限于图像传感器和MEMS器件，无法广泛用于有源器件晶圆。 3.Via-Last（后通孔）：这种方法是在后道工序（BEOL）全部完成后，在晶圆的正面或背面制作TSV。正面后通孔的优点在于TSV结构的尺寸与全局布线层相近，从而简化了部分集成制造流程。但由于其会阻塞布线通道且需要刻蚀整个电介质层，导致刻蚀难度大，应用受到限制。背面后通孔则因其能省去背面焊料凸点和金属化等多个步骤，从而简化了工艺流程，因此被广泛应用于图像传感器和MEMS器件。 图12 三种TSV 结构工艺流程图 在硅通孔（TSV）制造和多片晶圆堆叠键合过程中，晶圆减薄是一个关键步骤。虽然减薄不会影响晶圆的电学性能，但会大幅削弱其机械强度。当晶圆厚度低于100微米时，由于工艺产生的残余应力、机械强度降低以及自身重量的影响，晶圆会变得异常柔软和脆弱，极易发生翘曲、弯曲甚至破裂，这给后续的背面制造工序（如光刻、刻蚀、钝化、溅射、电镀、回流焊和划切）带来了巨大的挑战。 芯片解键合是将器件晶圆与载体晶圆分离的关键工艺，主要有四种方法：机械剥离法、湿化学浸泡法、热滑移法和激光解键合法。机械剥离法利用垂直拉力和旋转剪切力直接分离晶圆，但缺点是碎片率较高。湿化学浸泡法通过溶剂浸泡来溶解粘合剂，虽然成本低，但效率低下，不适合大规模生产。热滑移法则通过高温软化粘合剂，并施加剪切力使晶圆横向滑出载体，然而这种方法容易导致粘合剂残留在设备上，影响后续工艺。 表2 不同 TBDB 技术的对比 一、Chiplet 简介 从其核心理念来看，Chiplet的开发流程可概括为“化整为零，再聚零为整”。在此流程中，“化整为零”的关键在于前期的系统架构设计，它决定了芯片如何被有效拆分；而“聚零为整”则依赖于先进封装技术，它负责将独立的芯粒高效地重新组合。产业化方面，该技术已吸引众多半导体巨头的积极投入，例如Intel、AMD和Marvell等公司均已在此领域深入布局。一个里程碑式的进展是，在2022年3月，由Intel领衔并联合其他九家企业共同推出了通用芯粒互联（UCIe）标准。该标准的建立极大地完善了Chiplet的产业生态系统，为不同厂商芯粒间的互联互通奠定了基础，预计将从应用端反向驱动对先进封装技术需求的显著增长。 2.1 用图形处理器（GPG-PU）： 英伟达在其H100加速器中采用了一种侧重于计算核心完整性的Chiplet集成策略，即在一个封装体内将一个大型的单片计算芯片与多个高带宽内存（HBM）芯粒进行互联。这种设计思路与一些对手的多计算芯粒方案有所不同，其优势在于能够最大化核心计算单元内部的通信效率和性能一致性。为了实现这种高密度的互联，英伟达采用了台积电成熟的CoWoS（Chip-on-Wafer-on-Substrate）2.5D封装技术。具体来说，通过一块作为桥梁的硅中介层（silicon interposer），将一颗基于Hopper架构的庞大H100核心计算裸片（die）与六颗HBM3或HBM2E内存颗粒紧密地封装在一起，确保了极高的内存带宽和较低的延迟。后续推出的H200型号，可以视为H100的直接内存增强版，其核心计算架构并未改变，但关键升级在于将内存规格替换为速度更快、容量更大的HBM3E。这一升级意义重大，因为它直接将H100的96GB内存容量提升至141GB，带宽也从3.35TB/s提升至4.8TB/s，从而能更高效地应对和处理规模日益庞大的生成式AI大语言模型和复杂的高性能计算（HPC）任务，有效缓解了前沿应用中的内存容量与带宽瓶颈。 图3 H100 结构示意图 AMD堪称是业界大规模应用Chiplet设计理念的先行者，自革命性的Zen架构首次亮相以来，这种模块化思想便一直是其产品设计的核心战略。这一策略在基于最新一代Zen4微架构的EPYC 9004系列数据中心处理器上得到了充分的展现和升华。该系列处理器并非传统的单片式设计，而是通过先进封装技术，将多达12个采用尖端5nm工艺制造的CCD（核心计算芯粒）与一个大型的、采用成熟且具成本效益的6nm工艺打造的CIOD（中央输入/输出芯粒）精巧地整合在一起。在这种架构中，每个CCD是纯粹的算力单元，包含了CPU核心及缓存。而中央的CIOD则扮演着系统“神经中枢”的角色，负责处理所有关键的外部通信，集成了包括DDR5内存控制器、PCIe 5.0通道以及用于连接所有CCD的Infinity Fabric互联总线等功能。这种将高性能计算单元与I/O单元在物理上和工艺上分离的设计，不仅通过混合使用不同节点优化了制造成本与良率，更赋予了产品组合前所未有的灵活性，使得AMD能通过调整CCD的数量，轻松构建出覆盖从低核心数到高达96核心的庞大产品矩阵。 图4 AMD EPYC9004 示意图 面对摩尔定律演进放缓的挑战，台积电很早就将先进封装视为延续半导体性能增长的关键路径，并在此领域进行了前瞻性的长期布局。早在2011年，台积电便已揭示了其CoWoS（Chip-on-Wafer-on-Substrate）技术的早期框架，这是一种利用硅中介层（silicon interposer）作为高速互联桥梁，将多个芯片（如处理器和HBM内存）集成在一起的2.5D封装方案。尽管CoWoS性能强大，但其相对较高的成本使其应用主要集中于对性能要求极致的高性能计算（HPC）领域。为了覆盖更广阔的市场，特别是对成本和尺寸要求苛刻的移动设备，台积电后续推出了更具经济效益的InFO（整合型扇出）封装技术，该技术无需中介层，从而降低了成本与封装厚度。为了系统化地整合这些日益丰富的技术，台积电在2019年正式发布了“3DFabric”这一技术品牌，它并非单一技术，而是一个涵盖了从前段芯片堆叠到后段系统集成的全方位平台。该平台的前段核心为TSMC-SoIC（系统整合芯片），一种采用混合键合（hybrid bonding）的真3D堆叠技术；而后段则包括不断演进的CoWoS和InFO系列，它们负责将包含SoIC结构的芯片与其他元件最终组装成完整的封装设备，实现复杂的异质集成。 图5 台积电3DFabric技术构成 台积电的CoWoS技术通过引入一块无源硅中介层，为多个芯片（如逻辑核心与HBM高带宽内存）之间的高速、高密度互联提供了基础。自2012年首次量产以来，该技术已迭代五代，其核心的硅中介层尺寸借助掩膜版拼接技术，从最初接近单一光罩面积扩展至惊人的三倍光罩尺寸（约2500 mm²），从而能够容纳更大、更多的芯粒。其制造流程极为精密：首先，通过微凸点将多颗裸片并排键合至硅中介层晶圆上，完成“芯片上晶圆”（CoW）的步骤；随后，对晶圆背面进行减薄处理以暴露预制的硅通孔（TSV），并在此基础上制作C4凸点，为下一步连接做准备；最后，将加工好的晶圆切割，并将单个成品倒装焊接到最终的封装基板上，完成“基板上”（oS）的整合。当前，在AI算力需求井喷的驱动下，各大AI芯片巨头纷纷向台积电追加订单，使得CoWoS的产能迅速成为制约高端芯片供应的关键瓶颈。面对这一局面，台积电正全力扩充其先进封装产能。根据公开信息，其CoWoS月产能在2023年底时仅约1.5万片，远不能满足市场需求。为此，台积电不仅通过改造部分InFO生产线来支援CoWoS生产，力求在2024年第一季度将月产能提升至1.7万片，更计划在年内持续分配更多晶圆厂产能，目标是到2024年底将月产能逐季推升至2.6万到2.8万片。这种快速的产能释放，预示着CoWoS技术将成为2.5D封装领域未来几年最重要的增长分支。 图6 (a, c) CoWos 技术进步历程以及结构；（b）2023-2025年台积电CoWoS收入CAGR约29%；（d）CoWoS为连接SoC芯片和HBM的核心工艺 其中，CoWoS-S（Silicon Interposer）是应用最广泛、最经典的方案，它采用一整块硅中介层来承载和连接各个芯粒，能够提供无与伦比的互联密度和最精细的布线，是当前顶级AI加速器和HPC芯片等追求极致性能产品的首选技术。而CoWoS-R（RDL Interposer）则借鉴了InFO封装的理念，创新地使用成本更低的聚合物基重布线层（RDL）取代了硅中介层。这种方式不仅有效降低了成本，还凭借RDL优良的机械柔韧性，使得封装尺寸可以突破传统光罩（reticle）的限制，从而在单个封装内集成更多的HBM内存和SoC芯片。最后，CoWoS-L（LSI + RDL）是一种巧妙的融合性解决方案，它在需要极高密度互联的关键区域嵌入小块的“本地硅互连”（Local Silicon Interconnect, LSI）芯片桥，而在封装的其余部分则利用RDL层进行大范围的电源和信号传输。这种设计在保证关键信号路径性能的同时，兼顾了成本与高度的设计灵活性，为复杂的异质集成提供了极具吸引力的可定制化选项。 图7 三种类型CoWoS 构成 2.5D/3D封装技术通过在芯片间引入中介过渡层实现超高密度互连，支持多类型芯片异构集成。台积电CoWoS作为该技术的典型代表，创新性地采用微凸点（μBump）和硅通孔（TSV）工艺替代传统引线键合方式，将处理器、存储芯片等异构元件异质集成于硅中介载体上，配合重分布层（RDL）形成三维互连架构。这种封装方案显著提升了互连密度与信号传输效率，使封装体面积压缩40%以上，传输功耗降低35%，同时通过缩短芯片间通信路径提升数据带宽达8倍，在实现系统微型化的基础上显著优化了整体性能表现。 图1 CoWoS封装示意图 2.5D封装：基于台积电CoWoS封装架构，赛灵思（XILINX）将四颗FPGA芯片以微凸点阵列实现信号互连，水平分布于硅中介载体表面，借助载体内部的再布线层（RDL）完成芯片间高速通信；中介载体底部通过硅通孔（TSV）技术垂直连接至封装基底，最终构建逻辑规模等效于2000万门ASIC的可编程系统级器件。此架构在实现多芯片异构集成的同时，显著缩短互连距离达76%，信号传输速率提升至传统封装的8倍。 图3 赛灵思FPGA CoWoS封装技术 TSV为重要增量工艺 在三维封装体系中，晶圆减薄工艺的突破性进展成为提升堆叠密度的核心驱动力。为适配硅通孔（TSV）技术主导的纵向互连架构，芯片厚度需压缩至微米级范畴——主流多层封装要求减薄至30μm厚度级别（例如75-50μm），而前沿超薄工艺更能实现25-1μm的类薄膜形态。当芯片厚度缩减至临界阈值时，单一封装体内的堆叠层数可突破10层以上，总厚度压缩率＞85%。减薄技术的核心价值在于其与TSV工艺的协同效应：超薄芯片不仅降低垂直互连距离（信号传输路径缩短至传统封装的1/8），更显著提升单位体积内的晶体管集成密度（＞3倍增幅），同时通过晶圆级薄化处理实现＞97%的厚度均匀性控制（标准差＜±2μm），为构建超高密度异构集成系统奠定物理基础。该工艺需同步解决薄晶圆机械强度维持、热预算匹配及应力控制等关键挑战。 图7 晶圆背面减薄流程示意图 此外，混合键合技术通过铜-铜金属互连与二氧化硅-二氧化硅介质熔融的双重复合机制，实现三维堆叠芯片的无凸点直接键合，突破传统微凸点间距极限——其互连间距可缩减至1μm（较微凸点技术密度提升10倍），单点互联阻抗＜15mΩ，同步消减I/O端口复杂度＞65%。该技术依托铜扩散焊接（＞420℃热压）与等离子活化SiO₂键合（表面粗糙度＜0.5nm）的协同效应，在10⁻⁶ Torr真空环境中形成全界面原子级结合，使垂直互连带宽密度飙升至1.6Tb/s·mm²，同时封装总厚度压缩率达34%。典型应用如AMD 3D V-Cache架构：采用混合键合将64MB L3缓存堆叠于处理器核心芯片，互连密度达200万连接点/mm²，数据传输延迟降至0.1ns/bit，系统性提升计算能效比37%。此技术已成为HBM3存储堆叠及芯粒（Chiplet）异构集成的核心工艺路线。
流片是什么？ 流片（tape-out）是指通过一系列工艺步骤在流水线上制造芯片，是集成电路设计的最后环节，即“试生产"，简单来说就是电路设计完以后，先小批量生产，供测试使用。如果测试通过，就可以按照此条件开始大规模生产。 流片是把版图变成 ASIC 芯片的过程。即 Fabless 厂商设计完电路后，在所有检查和验证都正确的情况下，将最后的版图（GDSII）文件交由 Fab 厂先生产一部分样品芯片（通常为数十片或上百片不等)，用以检验工艺步骤是否可行，以及电路是否达到所需的性能和功能。 流片一次需要多少钱？why? 流片成本因工艺制程、设计复杂度和生产规模而异。 流片成本高昂的原因主要有以下几点： 掩模板（Mask）成本：掩模板是光刻过程中将设计图形转移到晶圆上的关键部件，也是占比极大的部分，一套掩模板的成本可能高达数百万美元，尤其是在先进制程中。 制造一款芯片需要几百甚至上千道工序，掩膜版当然也不止一层，例如28nm工艺制程大约需要40层，14nm工艺制程大约需要60层，7nm大约需要80层甚至更多。掩膜版的价格主要取决于芯片所选用的“工艺节点”，工艺节点越高，流片价格越贵。一般来说，越先进的工艺节点，所需要使用的掩膜版层数就越多，那么所需要的掩模版费用也就越高。 晶圆代工费用：晶圆代工涉及复杂的工艺，包括光刻、蚀刻、掺杂等，每一步都需要高度精确的控制，导致运营成本高昂。 设备折旧：半导体制造设备价格昂贵，且需要定期折旧。例如，28nm的掩模板机台就超过5000万美元一台。 非规模化生产：流片属于小批量生产模式，缺乏大规模生产带来的经济效应，规模越小平均到每颗芯片的费用就越大，规模越大平均到每颗芯片的费用就越低。 流片需要多久？ 流片过程通常需要3至6个月，具体时间取决于芯片设计的复杂度、工艺制程的先进性以及代工厂的产能。整个过程包括原料准备、光刻、掺杂、沉积、封装测试等多个环节，涉及数百道工序。 流片背后的经济效应 流片成本之所以高，是因为它需要在小批量生产中分摊高昂的掩模板和设备成本。例如，在40nm工艺下，小规模流片的总成本可能在30万至50万美元之间，其中大部分为掩模板成本。而进入量产阶段后，晶圆成本成为主要成本来源，单位芯片的成本会大幅降低。 此外，流片失败可能导致巨大的经济损失，甚至让公司倒闭。 流片是什么？ 流片（tape-out）是指通过一系列工艺步骤在流水线上制造芯片，是集成电路设计的最后环节，即“试生产"，简单来说就是电路设计完以后，先小批量生产，供测试使用。如果测试通过，就可以按照此条件开始大规模生产。 流片是把版图变成 ASIC 芯片的过程。即 Fabless 厂商设计完电路后，在所有检查和验证都正确的情况下，将最后的版图（GDSII）文件交由 Fab 厂先生产一部分样品芯片（通常为数十片或上百片不等)，用以检验工艺步骤是否可行，以及电路是否达到所需的性能和功能。 流片一次需要多少钱？why? 流片成本因工艺制程、设计复杂度和生产规模而异。 流片成本高昂的原因主要有以下几点： 掩模板（Mask）成本：掩模板是光刻过程中将设计图形转移到晶圆上的关键部件，也是占比极大的部分，一套掩模板的成本可能高达数百万美元，尤其是在先进制程中。 制造一款芯片需要几百甚至上千道工序，掩膜版当然也不止一层，例如28nm工艺制程大约需要40层，14nm工艺制程大约需要60层，7nm大约需要80层甚至更多。掩膜版的价格主要取决于芯片所选用的“工艺节点”，工艺节点越高，流片价格越贵。一般来说，越先进的工艺节点，所需要使用的掩膜版层数就越多，那么所需要的掩模版费用也就越高。 晶圆代工费用：晶圆代工涉及复杂的工艺，包括光刻、蚀刻、掺杂等，每一步都需要高度精确的控制，导致运营成本高昂。 设备折旧：半导体制造设备价格昂贵，且需要定期折旧。例如，28nm的掩模板机台就超过5000万美元一台。 非规模化生产：流片属于小批量生产模式，缺乏大规模生产带来的经济效应，规模越小平均到每颗芯片的费用就越大，规模越大平均到每颗芯片的费用就越低。 流片需要多久？ 流片过程通常需要3至6个月，具体时间取决于芯片设计的复杂度、工艺制程的先进性以及代工厂的产能。整个过程包括原料准备、光刻、掺杂、沉积、封装测试等多个环节，涉及数百道工序。 流片背后的经济效应 流片成本之所以高，是因为它需要在小批量生产中分摊高昂的掩模板和设备成本。例如，在40nm工艺下，小规模流片的总成本可能在30万至50万美元之间，其中大部分为掩模板成本。而进入量产阶段后，晶圆成本成为主要成本来源，单位芯片的成本会大幅降低。 此外，流片失败可能导致巨大的经济损失，甚至让公司倒闭。
流片是什么？ 流片（tape-out）是指通过一系列工艺步骤在流水线上制造芯片，是集成电路设计的最后环节，即“试生产"，简单来说就是电路设计完以后，先小批量生产，供测试使用。如果测试通过，就可以按照此条件开始大规模生产。 流片是把版图变成 ASIC 芯片的过程。即 Fabless 厂商设计完电路后，在所有检查和验证都正确的情况下，将最后的版图（GDSII）文件交由 Fab 厂先生产一部分样品芯片（通常为数十片或上百片不等)，用以检验工艺步骤是否可行，以及电路是否达到所需的性能和功能。 流片一次需要多少钱？why? 流片成本因工艺制程、设计复杂度和生产规模而异。 流片成本高昂的原因主要有以下几点： 掩模板（Mask）成本：掩模板是光刻过程中将设计图形转移到晶圆上的关键部件，也是占比极大的部分，一套掩模板的成本可能高达数百万美元，尤其是在先进制程中。 制造一款芯片需要几百甚至上千道工序，掩膜版当然也不止一层，例如28nm工艺制程大约需要40层，14nm工艺制程大约需要60层，7nm大约需要80层甚至更多。掩膜版的价格主要取决于芯片所选用的“工艺节点”，工艺节点越高，流片价格越贵。一般来说，越先进的工艺节点，所需要使用的掩膜版层数就越多，那么所需要的掩模版费用也就越高。 晶圆代工费用：晶圆代工涉及复杂的工艺，包括光刻、蚀刻、掺杂等，每一步都需要高度精确的控制，导致运营成本高昂。 设备折旧：半导体制造设备价格昂贵，且需要定期折旧。例如，28nm的掩模板机台就超过5000万美元一台。 非规模化生产：流片属于小批量生产模式，缺乏大规模生产带来的经济效应，规模越小平均到每颗芯片的费用就越大，规模越大平均到每颗芯片的费用就越低。 流片需要多久？ 流片过程通常需要3至6个月，具体时间取决于芯片设计的复杂度、工艺制程的先进性以及代工厂的产能。整个过程包括原料准备、光刻、掺杂、沉积、封装测试等多个环节，涉及数百道工序。 流片背后的经济效应 流片成本之所以高，是因为它需要在小批量生产中分摊高昂的掩模板和设备成本。例如，在40nm工艺下，小规模流片的总成本可能在30万至50万美元之间，其中大部分为掩模板成本。而进入量产阶段后，晶圆成本成为主要成本来源，单位芯片的成本会大幅降低。 此外，流片失败可能导致巨大的经济损失，甚至让公司倒闭。 流片是什么？ 流片（tape-out）是指通过一系列工艺步骤在流水线上制造芯片，是集成电路设计的最后环节，即“试生产"，简单来说就是电路设计完以后，先小批量生产，供测试使用。如果测试通过，就可以按照此条件开始大规模生产。 流片是把版图变成 ASIC 芯片的过程。即 Fabless 厂商设计完电路后，在所有检查和验证都正确的情况下，将最后的版图（GDSII）文件交由 Fab 厂先生产一部分样品芯片（通常为数十片或上百片不等)，用以检验工艺步骤是否可行，以及电路是否达到所需的性能和功能。 流片一次需要多少钱？why? 流片成本因工艺制程、设计复杂度和生产规模而异。 流片成本高昂的原因主要有以下几点： 掩模板（Mask）成本：掩模板是光刻过程中将设计图形转移到晶圆上的关键部件，也是占比极大的部分，一套掩模板的成本可能高达数百万美元，尤其是在先进制程中。 制造一款芯片需要几百甚至上千道工序，掩膜版当然也不止一层，例如28nm工艺制程大约需要40层，14nm工艺制程大约需要60层，7nm大约需要80层甚至更多。掩膜版的价格主要取决于芯片所选用的“工艺节点”，工艺节点越高，流片价格越贵。一般来说，越先进的工艺节点，所需要使用的掩膜版层数就越多，那么所需要的掩模版费用也就越高。 晶圆代工费用：晶圆代工涉及复杂的工艺，包括光刻、蚀刻、掺杂等，每一步都需要高度精确的控制，导致运营成本高昂。 设备折旧：半导体制造设备价格昂贵，且需要定期折旧。例如，28nm的掩模板机台就超过5000万美元一台。 非规模化生产：流片属于小批量生产模式，缺乏大规模生产带来的经济效应，规模越小平均到每颗芯片的费用就越大，规模越大平均到每颗芯片的费用就越低。 流片需要多久？ 流片过程通常需要3至6个月，具体时间取决于芯片设计的复杂度、工艺制程的先进性以及代工厂的产能。整个过程包括原料准备、光刻、掺杂、沉积、封装测试等多个环节，涉及数百道工序。 流片背后的经济效应 流片成本之所以高，是因为它需要在小批量生产中分摊高昂的掩模板和设备成本。例如，在40nm工艺下，小规模流片的总成本可能在30万至50万美元之间，其中大部分为掩模板成本。而进入量产阶段后，晶圆成本成为主要成本来源，单位芯片的成本会大幅降低。 此外，流片失败可能导致巨大的经济损失，甚至让公司倒闭。
摘要 对某塑封器件进行破坏性物理分析(DPA)，发现芯片表面存在玻璃钝化层裂纹和金属化层划伤的缺陷。对缺陷部位进行扫描电子显微镜(SEM)检查和能谱(EDS)分析，通过形貌和成分判断其形成原因为开封后的超声波清洗过程中，超声波振荡导致环氧塑封料中的二氧化硅填充颗粒碰撞挤压芯片表面，从而产生裂纹。最后，进行了相关的验证试验。研究结论对塑封器件的开封方法提出了改进措施，对塑封器件的DPA检测及失效分析(FA)有一定借鉴意义。 塑封半导体器件因其尺寸小、重量轻、成本低，生产和封装工艺简单，已经广泛应用于各个领域。为提高其可靠性，使其能代替密封半导体器件应用于一些高可靠性的领域，常通过DPA和FA对其进行评估和研究。 DPA是军用电子元器件批质量一致性检验和评价的一个环节。用于DPA的样品是从生产批中抽取，且其检测结果可作为批次接收或者拒收的依据。在军用电子元器件的DPA检测中，封装的内部检查是一个非常重要的检测项目。它通过显微镜对半导体器件封装的内部进行检查，发现器件内部存在的缺陷。常见的芯片缺陷有金属化层的划伤及裂纹、芯片表面嵌入多余物、芯片周边崩损、金属化层和钝化层的缺损、金属化腐蚀等。这些缺陷的危害很大，芯片表面裂纹、划伤会导致芯片表面钝化层破损，降低电极之间的绝缘作用，增加半导体材料的多种表面效应，使芯片内部受到尘埃、酸气、水汽或金属颗粒的沾污。容易发生电迁移导致开路失效或者导致电路内部工作材料间的漏电增加或短路，严重影响器件在服役过程中的使用寿命和可靠性。针对内部目检不合格的样品，一般实行批退处理，因此，芯片缺陷是生产厂家和检测机构都十分重视的问题。先前已有一些文章对芯片目检的缺陷和原因进行了分析。梁栋程等对外来物(钢颗粒)导致的塑封器件金属化层损伤进行了机理分析，结果表明钢颗粒来源于塑封模具破损或老化，在环氧固化过程中产生的应力导致钢颗粒压碎金属化层;周安琪等对集成电路组装过程中裸芯片目检不合格类型与原因进行了统计和分析。目前报道的芯片缺陷大多来源于生产厂家的封装过程，如人员过失或工艺控制不良。对其它原因引入的芯片缺陷未见报道。 塑封器件的芯片被塑封料完全包裹，为了进行内部目检试验，要求必须把芯片完整干净的露出来，即去除芯片表面的塑封料。常用的塑封器件开封方法为激光刻蚀法、综合化学腐蚀法。开封是内部目检的前提，可以找出失效点。电子探针、电子背散射衍射(EBSD)技术、微光显微镜(EMMI)和EDS分析均可用于元器件和材料的失效分析中。本文将对某一种塑封器件内部目检中发现的芯片表面钝化层和金属化层微裂纹现象通过SEM和EDS进行机理分析，观察缺陷形貌，分析其元素成分及产生原因，设计复现试验进行验证。最后提出改进措施，为这类元器件的质量检测提供有益参考，对失效分析有一定借鉴意义。 1 试验与讨论 1.1 试验过程 对AnalogDevices，Inc．厂家生产的型号为HMC948LP3E的塑封器件进行DPA检测，先后进行外部目检、X射线检查、声学扫描显微镜检查和内部目检。外部目检无异常。对样品进行激光开封和化学开封，腐蚀后的芯片全貌如图1a和图1b所示。 利用金相显微镜对芯片表面形貌进行高倍检查(200倍～1000倍)，发现样品存在多处玻璃钝化层裂纹和金属化层划伤的缺陷，符合GJB548B方法2010.1－3.1.1.1-a条。缺陷部位的金相显微镜图见图1c。 在DPA检测中，SEM检查要求对引线键合、玻璃钝化层完整性和芯片互连线金属化层的质量进行评估。由于此类缺陷形貌并不常见，为进一步分析缺陷形成的机理，通过SEM和EDS对试验样品的损伤部位进行形貌和元素成分分析。 1.2 结果与讨论 由目测可见器件的外观无异常，标识清晰。X射线检查的结果显示了样品的内部结构、芯片位置、内引线的连接及各个组件的相对高度。对样品X射线形貌进行分析发现样品内部芯片无裂纹和多余物，键合和封装外壳都正常，无缺陷。超声检测的C扫图可以看出器件的芯片、基板和引脚都未见分层及裂纹。 对内部目检发现缺陷的器件芯片进行SEM检查，得到背散射电子(BSE)像和二次电子(SE)像。背散射电子和二次电子的区别是分辨率、运动轨迹和能量的不同。背散射电子以直线逸出，样品背部的电子无法被检测到，成一片阴影，衬度较大，无法分析细节，但可用来显示原子序数衬度，进行成分定性分析;二次电子可以利用在检测器收集光栅上加上正电压来吸收较低能量的二次电子，使样品背部及凹坑处逸出的电子以弧线运动轨迹被吸收，因而使图像层次增加，细节清晰，能有效地显示样品表面微观形貌。缺陷部位的BSE像和SE像分别见图2a和图2b。对某个缺陷部位放大10000倍，得到的背散射电子成像如图3a所示。 从图2a和图2b可以看出，缺陷形貌为圆形裂纹并向外延伸，BSE像中缺陷部位未见明显成分衬度。放大的缺陷形貌显示存在受到撞击和挤压后碎裂状形态。芯片玻璃钝化层碎裂，造成金属化层损伤。对缺陷、正常部位进行EDS分析，其结果分别如图3和图4所示。 对比图3和图4，芯片表面的主要元素为要为C、N、O、Al、Si及少量的Au。裂纹处并无新的金属元素引入，两者之间的元素差异主要为C和N，排除了焊接材料(银浆)、塑封模具等的影响。对镊子划伤的器件做SEM分析，形貌像见图5a。可以看出，镊子划伤的形貌多为长条形，且划痕横跨整个金属条，可以排除。金属条一般为Al条，因此金属层的Al元素含量最大，如图4b所示。裂纹边缘处的能谱分析可以看出Si元素的含量超出了Al元素，说明裂纹的产生可能是由含Si的颗粒造成，颗粒撞击芯片表面部分残留于裂纹缝隙之中，被EDS检测出。 塑封器件中的塑封料是其重要组成部分，塑封料主要包含环氧树脂、固化剂、填充剂和阻燃剂。在环氧塑封料中，填充剂所占的比例最高，达到了70%以上，十分重要。在芯片封装过程中，各种材料必须具有相近的热膨胀系数，才能确保器件在使用过程中不开裂脱落。由于环氧树脂的热膨胀系数大于硅芯片、引线和引线框架材料，所以需要加入适量低膨胀系数的填充剂，如SiO2能够降低固化剂的热膨胀系数，从而减小塑封料固化后的收缩应力。球型SiO2粉因其比表面积小，应力集中小，不易产生微裂纹;堆积效率紧密，填充量大;各向同性，封装质量高;流动性最好，摩擦系数小等诸多优点被广泛用于高端塑封器件的填充剂。塑封料的SEM像如图5b和5c所示。对芯片上残留的塑封料颗粒进行EDS分析，结果见图6。 对比裂纹和SiO2的SEM像，分析裂纹为SiO2颗粒撞击芯片表面玻璃钝化层产生的。从图6b也可以看出，塑封料中的Si元素含量很高，与裂纹处的EDS分析结果相一致。在塑封器件封装过程中，注塑时模具温度在160℃～180℃，塑封料呈熔融状态，具有流动性，不会对芯片表面产生应力冲击，因此可以排除封装过程引入的裂纹。器件本身并未经历过电路周期性通断以及环境温度变化，因此不会产生塑封料和其它材料热膨胀系数不同导致热疲劳失效，从而形成器件内部引起裂纹和扩展变化的现象。环氧固化过程中的应力会导致硅芯片破裂、石英砂损伤金属化层等情况，但其缺陷形貌与本研究中的不符，可以排除。在塑封器件开封中，激光预开封后的器件会进行滴酸腐蚀，腐蚀后的反应物通过丙酮进行超声清洗，滴酸和清洗的过程重复进行多次，直至芯片表面完全裸露出来。芯片一般放入有丙酮的烧杯中采用超声波清洗。超声波清洗是利用超声波在液体中的空化作用、加速作用及直进流作用对液体和污物直接、间接的作用，使污物层被分散、乳化、剥离而达到清洗目的。超声波清洗由于操作简单并且清洗效果好而广泛应用于各个领域。由于超声波振子的振动，较小的器件或微小颗粒物会在液体中持续晃动。在芯片清洗过程中，随着清洗时间的增加，丙酮溶液中的塑封料反应物增多，由于芯片面朝下，溶液中的悬浮物较难漂浮至溶液上方。当丙酮溶液浑浊时，塑封料残留物会在超声振荡下不断撞击芯片表面。芯片表面包含玻璃钝化层、钝化层和金属层。最外层的玻璃钝化层主要成分为Si3N4，钝化层的主要成分是SiO2。Si3N4虽然具有良好的耐磨损性，抗热震性能等，但陶瓷和玻璃材质都属于硬脆材料，具有脆性高、断裂韧性低等特性，在机械应力下易碎裂。塑封料的主要成分为SiO2且为球形颗粒，硬度较高。在超声振动下，高硬度的颗粒不断碰撞芯片表面具有脆性的钝化层，就会在钝化层表面形成向外延伸的裂纹。钝化层的裂纹会导致水、气或杂质等通过微裂纹进入，腐蚀或者影响钝化层保护下的金属层的电性能，破坏芯片表面结构，使其可靠性大大降低。 2 复现试验与控制建议 2.1 复现试验 采用同一型号器件开展复现试验，试验过程如下:选取开封后无表面损伤器件，预先制备含大量塑封包封料的丙酮溶液;将器件置入溶液中并开展超声清洗，时间为10s;清洗结束后进行检查。检查发现金属条存在多个圆形微裂纹，见图7a。对缺陷芯片进行SEM测试，得到的BSE像见图7b。 从图7可以看出，缺陷出现在多个金属条上，形貌相似，大小不同且分布无规律，表现出了随机性。在圆形裂纹周围，分布有零散的圆形颗粒，相较于周边颜色更亮，说明芯片在清洗中会残留一些塑封料在芯片表面。 通过对缺陷进行复现验证，证实了缺陷产生的原因在于开封后的超声波清洗过程中，而并非器件封装工艺水平不足所引入。在DPA的内部目检中若发现此类形貌的缺陷，不能依据标准判定其不合格。 2.2 控制措施 内部目检的误判主要来源于器件的开封。开封操作不当会引入一些缺陷从而影响内部目检的判断。如激光开封中，激光时间过长会导致过开封使激光损伤芯片;机械开封中，操作不当易引入多余物;化学滴酸中，镊子容易造成芯片划伤，滴酸过量容易造成芯片的过腐蚀。这些损伤或缺陷在开封的过程中较常出现，可通过经验避免误判。本研究中出现的损伤形貌较为罕见，超声波清洗虽然不是开封的主要步骤，但是却必不可少。超声波清洗的时间对塑封器件开封效果有一定影响，而且开封后的芯片清洗一般放于烧杯中，因为大多芯片本身易碎，放在玻璃杯中进行超声波振荡清洗时，容易与玻璃烧杯壁发生碰撞从而产生芯片碎裂，对芯片的后续检查也有影响。可采用软性材质的物品放置待洗器件，如在塑料袋中装入丙酮和芯片放入超声波清洗机中振荡清洗。在清洗过程中，丙酮的定时更换十分重要，滴酸、清洗、观察的过程需重复多次，直至芯片全部裸露出来。因此，通过控制盛放容器、超声波的振动频率、超声波清洗液的更换时间、超声时间可以有效避免芯片微裂纹的产生。 3 结论 本文对DPA检测中内部目检发现的玻璃钝化层裂纹和金属化层划伤的缺陷样品进行了缺陷形成机理分析，利用SEM和EDS检测手段，对缺陷的形貌和成分进行了分析。结果表明塑封器件开封过程中的超声波清洗液丙酮溶液未及时更换会造成塑封料残留，在超声振荡下不断撞击芯片表面，芯片在外来物和外有应力的同时作用下被压碎，形成与塑封料SiO2颗粒相对应的圆形裂纹，并分布无规律。验证试验证实了缺陷的形成原因，并对控制缺陷产生提出了一些改进措施。本研究对DPA检测中的误判识别提供了参考经验，同时也对开封技术的提升有一定帮助，对DPA检测水平提高具有较大的参考价值。
电子设计自动化（EDA）是指利用计算机辅助设计（CAD）软件，来完成超大规模集成电路（VLSI）芯片的功能设计、综合、验证、物理设计（包括布局、布线、版图、设计规则检查等）等流程的设计方式。它不仅提高了设计效率，还确保了复杂电路系统的可靠性与性能优化。 二、主要国产EDA软件公司介绍 华大九天正式成立于2009年，前身是北京集成电路设计中心。从1986年开始，北京集成电路设计就开始研制我国自主的EDA软件了。华大九天致力于面向半导体行业提供一站式EDA及相关服务，是国内规模最大、技术实力最强的EDA龙头企业之一。 模拟/数模混合IC设计全流程解决方案 数字SoC IC设计与优化解决方案 晶圆制造专用EDA工具 平板显示（FPD）设计全流程解决方案 芯华章科技股份有限公司成立于2020年3月，总部设于南京，是一家立足中国、面向全球的国产集成电路电子自动化（EDA）智能软件和系统公司。仅成立数月，芯华章已完成亿元融资，这离不开芯华章团队的实力。核心成员均来自国际领先的EDA、集成电路设计、软件以及人工智能企业，平均有20多年从业经验。 芯华章主要产品和服务 ③国微集团 国微集团主要产品和服务 ④概伦电子 概伦电子主要产品和服务 ⑤立创EDA 立创EDA主要产品和服务 ⑥行芯科技 Signoff解决方案面向最前沿的芯片设计和工艺节点，着力解决5G、人工智能、大数据、自动驾驶、物联网时代下集成电路瓶颈问题 提高芯片设计效率和加快产品上市时间 若贝电子成立于2014年1月，是青岛唯一的EDA公司，其创始人曾就职于国际著名FPGA芯片公司，多年前辞职回国后创立若贝。若贝电子打造出了中国唯一一款数字前端EDA工具，一种全新的面向对象的可视化芯片设计软件，可以支持基于Verilog语言的集成电路前端设计与验证。 Robei EDA工具具备可视化架构设计、核心算法编程、自动代码生成、语法检查、编译仿真与波形查看等功能 设计完成后可以自动生成Verilog代码，可以应用于FPGA和ASIC设计流程 阿卡思微电子是由硅谷回国的资深芯片设计自动化(EDA)专家于2020年5月在上海张江创立，旗下全资子公司成都奥卡思微电科技有限公司位于成都高新区。公司核心人员来自于Cadence、Synopsys、Xilinx等国际知名EDA公司和芯片设计公司，具有平均超过15年的全球EDA行业经验。 集成电路设计自动化系统(EDA)的研发和咨询 已成功推出两款形式验证工具 全芯智造技术有限公司成立于2019年9月，由国际领先的EDA公司Synopsys、国内知名创投武岳峰资本与中电华大、中科院微电子所等联合注资成立。公司注册资本1亿元人民币，总部位于合肥，在上海和北京设有分公司。 通过人工智能等新兴技术改造制造业，实现由专家知识到人工智能的进化 从制程器件仿真和计算光刻技术等EDA点工具出发，未来将布局打造大数据+人工智能驱动的集成电路智能制造平台 芯和半导体科技(上海)有限公司成立于2010年，专注电子设计自动化EDA软件、集成无源器件IPD和系统级封装SiP微系统的研发。 提供差异化的软件产品和芯片小型化解决方案，包括高速数字设计、IC封装设计、和射频模拟混合信号设计等 主要以仿真为主，包括高速仿真解决方 近年来，国内出台了一系列政策措施，旨在推动半导体全产业链的发展，其中包括对EDA企业的重点扶持。例如，《国家集成电路产业发展推进纲要》明确提出要加快培育和发展一批具有国际影响力的EDA企业。这些政策红利为本土EDA公司提供了良好的发展机遇。 而面对复杂的国际形势和技术壁垒，国产EDA企业必须保持清醒头脑，既要看到成绩也要正视不足。未来几年内，如何进一步缩小与国外领先水平之间的距离将是各家公司面临的共同课题。为此，需要不断加大研发投入力度，加强人才培养引进，积极探索新的商业模式，努力构建开放共赢的生态系统。
半导体芯片失效分析概述 一、元器件5A试验介绍（中英文) ◆ PFA（Physical Feature Analysis）物理特征分析 ◆ DPA（Destructive Physical Analysis）破坏性物理分析 ◆ CA（Constructional Analysis）结构分析 ◆ FA（Failure Analysis）失效分析 ◆ EA（Evaluation Analysis）适用性评价分析 二、PFA（Physical Feature Analysis）物理特征分析 针对进口器件采购及使用过程中遇到的仿冒、翻新问题，为验证和鉴别器件的标识、材料、结构、芯片版图和制造质量是否符合原厂规定或工艺特征，通过对采购批抽取器件样本的方式，采用系列试验对器件进行检查和分析，并对识别为非原厂工艺（假冒/后期翻新/改标等）的样品批进行剔除。 1. 要素说明 ● 样品抽样 ● 破坏性试验 ● 针对采购批 ● 原厂特征数据库 2. 器件仿冒翻新的典型类别 3. 典型缺陷 三、DPA（Destructive Physical Analysis）破坏性物理分析 针对元器件生产批的工艺水平及过程控制水平，以验证元器件的设计、结构、材料和制造质量是否满足有关规范的要求或预定用途为目的，通过生产批抽样的方式，采用一系列方法对元器件进行非破坏性和破坏性的检查和分析，从中获取元器件的批质量信息。 1. 要素说明 ● 样品抽样 ● 破坏性试验 ● 针对工艺过程形成的缺陷 ● 不可筛选缺陷 ● 结果代表生产批质量情况 四、CA（Constructional Analysis）结构分析 针对元器件结构设计的潜在隐患，从元器件的设计、工艺选择和评价等阶段先期介入，通过对元器件结构、工艺、材料的综合评价，分析是否存在对于预定使用环境（如宇航应用）的可靠性隐患和潜在失效机理，最终给出元器件设计对于预定使用环境的适用/限用/禁用结论。 1. 概述 元器件的固有可靠性是由元器件的结构设计和生产控制所决定的。 如果生产控制不严，就会导致器件内部存在工艺缺陷，如果不能通过有效手段剔除，也会造成可靠性影响。 ——DPA剔除 如果结构设计不合理，就会导致元器件的固有可靠性不高，由此带来的问题如果发生在使用阶段，就会给型号任务造成重大影响。 ——结构分析剔除 2. 要素说明 ● 选取典型样品 ● 破坏性试验（横向纵向解剖） ● 针对结构设计、材料选取、工艺实现原理 ● 结合失效机理和失效分析数据库 ● 结论针对使用环境给出（适用/限用/禁用） 3. 流程 ● 关注应用环境 ● 关注设计图纸 ● 关注相同结构特征的失效档案 ● 用户、厂家、检验方确认试验方案解剖分析试验 ● 综合判定 4. 结构单元分解 5. 结构要素识别 6. 典型结构设计缺陷 7. 典型工艺设计缺陷 五、FA（Failure Analysis）失效分析 针对产品全寿命周期过程中的失效问题，以确定失效原因为目标，通过对失效模式的综合性试验分析，定位失效部位、明确失效机理，并基于失效机理提出纠正措施，预防失效的再发生。作为贯穿型号或产品质量控制全流程的重要环节，失效分析对于追溯产品的设计（含选型）、制造、使用、质量管理等各环节的不良因素或潜在隐患都具有重要的意义。 1. 要素说明 ●样品唯一性 ●公正（第三方） ●失效分析、设计、厂家共同参与 ●试验不可逆 ●关键过程（方案） 2. 试验方法 QJ3065.5-98元器件失效分析管理要求 GJB3233-98集成电路失效分析程序方法 GJB4157-98分立器件失效分析方法 3. 技术途径 4. 电子、材料案 六、EA（Evaluation Analysis）评价分析 针对低等级或缺陷元器件的高可靠应用，根据器件工艺、结构特点或缺陷隐患，结合实际使用可靠性要求或寿命要求，通过系列试验程序设计，采用专项应力试验或加速试验的方式进行模拟考核，结合相应的检测分析手段给出器件的使用风险评估结论。 1. 要素说明 ●母体筛选 ●抽样（最差样品） ●环境特点与敏感因素 ●专项或加速应力试验 ●三方风险评估 2. 试验方法 基于现有评价标准（合格性结论）； 基于实际环境的应用模拟加速试验（适用性结论）； 现有试验条件进行组合，根据试验结果进行风险评估。 3. 典型案例 界面疲劳试验（湿热试验、温度循环/冲击） ①按照基于Coffin－Manson模型的温度循环加速因子， 经验公式如下： ②按照修正的Coffin－Manson模型 七、5A的联系与区别 八、PCB板检测分析 九、材料检测分析 十、元器件应用验证 十一、家电产品可靠性分析 十二、知识产权及司法鉴定 接下来，分享完整版《集成电路芯片失效模式及分析详解》培训教材（66页PPT中文版），欢迎收藏学习！ 半导体芯片失效分析概述 一、元器件5A试验介绍（中英文) ◆ PFA（Physical Feature Analysis）物理特征分析 ◆ DPA（Destructive Physical Analysis）破坏性物理分析 ◆ CA（Constructional Analysis）结构分析 ◆ FA（Failure Analysis）失效分析 ◆ EA（Evaluation Analysis）适用性评价分析 二、PFA（Physical Feature Analysis）物理特征分析 针对进口器件采购及使用过程中遇到的仿冒、翻新问题，为验证和鉴别器件的标识、材料、结构、芯片版图和制造质量是否符合原厂规定或工艺特征，通过对采购批抽取器件样本的方式，采用系列试验对器件进行检查和分析，并对识别为非原厂工艺（假冒/后期翻新/改标等）的样品批进行剔除。 1. 要素说明 ● 样品抽样 ● 破坏性试验 ● 针对采购批 ● 原厂特征数据库 2. 器件仿冒翻新的典型类别 3. 典型缺陷 三、DPA（Destructive Physical Analysis）破坏性物理分析 针对元器件生产批的工艺水平及过程控制水平，以验证元器件的设计、结构、材料和制造质量是否满足有关规范的要求或预定用途为目的，通过生产批抽样的方式，采用一系列方法对元器件进行非破坏性和破坏性的检查和分析，从中获取元器件的批质量信息。 1. 要素说明 ● 样品抽样 ● 破坏性试验 ● 针对工艺过程形成的缺陷 ● 不可筛选缺陷 ● 结果代表生产批质量情况 四、CA（Constructional Analysis）结构分析 针对元器件结构设计的潜在隐患，从元器件的设计、工艺选择和评价等阶段先期介入，通过对元器件结构、工艺、材料的综合评价，分析是否存在对于预定使用环境（如宇航应用）的可靠性隐患和潜在失效机理，最终给出元器件设计对于预定使用环境的适用/限用/禁用结论。 1. 概述 元器件的固有可靠性是由元器件的结构设计和生产控制所决定的。 如果生产控制不严，就会导致器件内部存在工艺缺陷，如果不能通过有效手段剔除，也会造成可靠性影响。 ——DPA剔除 如果结构设计不合理，就会导致元器件的固有可靠性不高，由此带来的问题如果发生在使用阶段，就会给型号任务造成重大影响。 ——结构分析剔除 2. 要素说明 ● 选取典型样品 ● 破坏性试验（横向纵向解剖） ● 针对结构设计、材料选取、工艺实现原理 ● 结合失效机理和失效分析数据库 ● 结论针对使用环境给出（适用/限用/禁用） 3. 流程 ● 关注应用环境 ● 关注设计图纸 ● 关注相同结构特征的失效档案 ● 用户、厂家、检验方确认试验方案解剖分析试验 ● 综合判定 4. 结构单元分解 5. 结构要素识别 6. 典型结构设计缺陷 7. 典型工艺设计缺陷 五、FA（Failure Analysis）失效分析 针对产品全寿命周期过程中的失效问题，以确定失效原因为目标，通过对失效模式的综合性试验分析，定位失效部位、明确失效机理，并基于失效机理提出纠正措施，预防失效的再发生。作为贯穿型号或产品质量控制全流程的重要环节，失效分析对于追溯产品的设计（含选型）、制造、使用、质量管理等各环节的不良因素或潜在隐患都具有重要的意义。 1. 要素说明 ●样品唯一性 ●公正（第三方） ●失效分析、设计、厂家共同参与 ●试验不可逆 ●关键过程（方案） 2. 试验方法 QJ3065.5-98元器件失效分析管理要求 GJB3233-98集成电路失效分析程序方法 GJB4157-98分立器件失效分析方法 3. 技术途径 4. 电子、材料案 六、EA（Evaluation Analysis）评价分析 针对低等级或缺陷元器件的高可靠应用，根据器件工艺、结构特点或缺陷隐患，结合实际使用可靠性要求或寿命要求，通过系列试验程序设计，采用专项应力试验或加速试验的方式进行模拟考核，结合相应的检测分析手段给出器件的使用风险评估结论。 1. 要素说明 ●母体筛选 ●抽样（最差样品） ●环境特点与敏感因素 ●专项或加速应力试验 ●三方风险评估 2. 试验方法 基于现有评价标准（合格性结论）； 基于实际环境的应用模拟加速试验（适用性结论）； 现有试验条件进行组合，根据试验结果进行风险评估。 3. 典型案例 界面疲劳试验（湿热试验、温度循环/冲击） ①按照基于Coffin－Manson模型的温度循环加速因子， 经验公式如下： ②按照修正的Coffin－Manson模型 七、5A的联系与区别 八、PCB板检测分析 九、材料检测分析 十、元器件应用验证 十一、家电产品可靠性分析 十二、知识产权及司法鉴定 接下来，分享完整版《集成电路芯片失效模式及分析详解》培训教材（66页PPT中文版），欢迎收藏学习！
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