5.3 阻抗控制与传输线设计

在高速数字电路与射频电路设计中，阻抗控制是信号完整性的核心要素。当信号边沿速率进入亚纳秒级、时钟频率超过数百兆赫兹时，PCB 走线不再表现为简单的集总参数导线，而是具有分布电阻、电容、电感的传输线结构。阻抗失配将导致信号反射、振铃、过冲、下冲及严重的电磁兼容（EMI）问题。本节从传输线物理结构出发，系统阐述微带线、埋入式微带线、对称带状线及不对称带状线的电气特性、阻抗计算方法，并深入讨论电容、电感对高速信号质量的影响机制，为多层高速 PCB 的叠层设计与布线规则提供理论依据与工程实践指导。

5.3.1 传输线类型概述

PCB 中常用的可控阻抗传输线按结构特征可分为四大类：微带线（Microstrip）、埋入式微带线（Embedded Microstrip）、对称带状线（Symmetric Stripline）以及不对称带状线（Asymmetric Stripline）。这四类结构在电场分布、有效介电常数、屏蔽效能及加工成本上存在显著差异，适用于不同的信号速率与电磁兼容约束场景。微带线位于 PCB 外层或近表层，便于调试与散热，但对外辐射相对较大；带状线将信号导体完全包覆于两接地基准面之间，电场约束充分，EMI 表现最优，常用于高速差分对与射频敏感线路；埋入式微带线介于两者之间，通过表层覆盖介质降低辐射；不对称带状线则用于高密度多层板中，通过正交叠层抑制层间串扰。设计人员需根据信号速率、EMI 约束、叠层成本及可制造性综合选型。

表5-3 PCB 常用传输线类型结构对比

如表5-3所示，四种传输线结构在有效介电常数、屏蔽特性及适用场景上呈现明显的梯度差异。微带线因半开放结构导致有效介电常数难以精确预测，但便于调试；对称带状线虽屏蔽最佳，却占用更多层数与成本；埋入式微带线与不对称带状线则在性能与成本之间提供了工程折中方案。设计人员应依据信号完整性仿真结果与 EMC 测试要求，在叠层规划阶段即确定各类传输线的分布比例。

如图5-15所示，Altium 官方技术文档给出了微带线、差分微带线、对称带状线、不对称带状线、差分带状线及宽边耦合带状线的截面结构示意。图中标注了线宽 W、介质厚度 H、间距 S 等关键几何参数，这些参数直接决定了特性阻抗与传播延迟。

图5-15 六种常见传输线截面结构对比（含微带线、差分微带线、对称/不对称带状线、差分/宽边耦合带状线）

图片来源：Altium Resources，https://resources.altium.com/p/stripline-vs-microstrip-understanding-their-differences-and-their-pcb-routing-guidelines

如图5-16所示，Sierra Circuits 的技术博客以三维剖视图清晰对比了微带线与带状线的电场分布差异。微带线的电场线一部分穿透空气，导致有效介电常数低于基材标称值；而带状线的电场线完全约束于 PCB 介质内部，有效介电常数等于基材介电常数，因而传播延迟更长、特性阻抗更低。

图5-16 微带线与带状线电场分布三维剖视对比

图片来源：Sierra Circuits，https://www.protoexpress.com/blog/difference-between-microstrip-stripline-pcb/

如图5-17所示，Altium 以示意性插图概括了微带线与带状线在成本、EMI 及阻抗可控性上的权衡关系。微带线成本较低但 EMI 辐射较高，带状线成本较高但 EMI 表现优异且阻抗更易精确控制。

图5-17 微带线与带状线特性权衡示意（成本、EMI、阻抗可控性）

图片来源：Altium Resources，https://resources.altium.com/p/stripline-vs-microstrip-understanding-their-differences-and-their-pcb-routing-guidelines

如图5-18所示，全系列传输线结构以等轴测视图呈现，包括微带线、边缘耦合微带线、埋入式微带线、对称带状线、不对称带状线、边缘耦合带状线及宽边耦合带状线。该图有助于设计人员在叠层规划阶段直观理解各类结构的层间关系。

图5-18 全系列传输线结构等轴测视图

图片来源：Juvtmall Wiki，http://juvtmall.com/wiki/8-stripline-vs-microstrip-understanding-their-differences-and-their-pcb-routing-guidelines_i0115.html

5.3.2 微带线电气特性

微带线是最常用的表层传输线结构，广泛应用于外层高速信号、射频馈线及需要探针测试的调试点。其特性阻抗由导线宽度 W、铜厚 t、到接地/电源层的间距 h 及基材介电常数 εr 共同决定。由于微带线一侧暴露于空气（或阻焊层），另一侧紧贴 PCB 介质，电场线同时穿透两种介质，导致有效介电常数 εeff 介于空气与基材之间，需通过 IPC-D-317 或电磁场仿真工具精确提取。

如图5-19所示，带状线结构参数图清晰标注了线宽 W、介质厚度 H1/H2、铜厚 T 及介电常数 εr1/εr2 等关键变量。这些参数是阻抗计算与叠层设计的直接输入。

图5-19 带状线结构参数标注（线宽 W、介质厚度 H1/H2、铜厚 T、介电常数 εr）

图片来源：MadPCB，https://madpcb.com/glossary/stripline/

如图5-20所示，埋入式微带线将信号线完全包覆于介质内部，上方覆盖层厚度 H3 与下方介质 H1/H2 共同决定有效介电常数。当覆盖层厚度 ≥ 0.025 mm 时，需依据 IPC-D-317 标准计算 εeff；若覆盖层极薄（< 0.025 mm），εeff 将介于空气与主体基材之间，需通过近似公式或 3D 电磁仿真提取。

图5-20 埋入式微带线三维结构示意（含覆盖层厚度 H3、线宽 W、线厚 t）

图片来源：Optimum Design Associates，https://www.optimumdesign.com/blogs-and-articles/embedded-microstrip/

如图5-21所示，Multi Circuit Boards 的在线阻抗计算器界面展示了微带线与边缘耦合微带线的参数输入与计算结果。图中标注了线宽 W=200 µm、铜厚 tCu=35 µm、介质高度 h=130 µm、介电常数 εr=4.3 时，单端阻抗约为 50.35 Ω，差分阻抗约为 90.07 Ω。该工具验证了理论公式与工程实践的吻合性。

图5-21 微带线与边缘耦合微带线阻抗计算界面（参数与结果示例）

图片来源：Multi Circuit Boards，https://www.multi-circuit-boards.eu/en/pcb-design-aid/impedance-calculation.html

如图5-22所示，Fedevel 的 PCB 阻抗计算器提供了过孔参数（孔径 10 mil、焊盘 20 mil、反焊盘 40 mil、高度 62 mil）与基材参数（FR-4 STD，εr=4.6）的综合计算。结果显示该过孔电感约为 1.326 nH，谐振频率约 6.89 GHz，为高速设计中过孔数量与布局提供了量化依据。

图5-22 PCB 过孔阻抗与电感综合计算界面（含过孔几何、基材参数与电感结果）

图片来源：Fedevel，https://www.fedevel.com/blog/pcb-impedance-calculator-single-ended-differential-pair

如图5-23所示，QucsStudio 传输线计算器以图形化界面展示了微带线的三维模型与参数设置。在 W=1 mm、H=1 mm、T=20 µm、εr=4.0 条件下，计算得到特性阻抗 Z0≈73.09 Ω，有效介电常数 εeff≈2.89，单模工作范围上限约 44.9 GHz。该工具适用于射频与高速数字设计的快速验证。

图5-23 QucsStudio 微带线传输线计算器界面（含 3D 模型、参数与 RF 特性结果）

图片来源：uSimmics (QucsStudio Tutorial)，https://denki-sim.blog/en/microstrip_en/

表5-4 微带线特性阻抗计算公式与参数说明

如表5-4所示，微带线特性阻抗由导线宽度 W、铜厚 t、介质高度 h 及有效介电常数 εeff 共同决定。其中介质高度 h 与线宽 W 的比值（W/h）是阻抗控制的最敏感参数。工程设计中通常先确定目标阻抗（如 50 Ω 单端、90 Ω 差分），再反推所需的线宽与叠层结构。铜厚 t 的影响相对较小，但在精细线路（≤0.1 mm）中不可忽略，需采用共面波导或边缘场修正公式。

如图5-24所示，Wadell 经典公式以显式形式给出了微带线特性阻抗的解析表达式。该公式考虑了导体厚度修正 ΔW'，适用于 0.1 < W/h < 3.0 的工程常用范围，是 IPC-D-317 及众多在线计算器的理论基础。

图5-24 微带线特性阻抗 Wadell 解析公式（含导体厚度修正项 ΔW'）

图片来源：Chemandy Calculators，https://chemandy.com/calculators/microstrip-transmission-line-calculator.htm

微带线的分布电容主要受信号线与接地/电源层间距 h 的影响，间距越小，单位长度电容越大。高频下，引线线路的自感效应显著，电流突变会在电感上产生开关噪声（ΔI 噪声）。去耦电容应尽量靠近 IC 电源引脚布置，以缩短高频电流回路、降低等效电感。高端封装技术已将去耦电容集成于芯片内部或基板中，以应对 GHz 级开关速度。

如图5-25所示，Altium Designer 的 PCB 编辑器中展示了串扰仿真场景： aggressor trace（攻击线）与 victim trace（受害线）之间的并行耦合区域以高亮显示。串扰强度依赖于线间距、到基准面的距离、并行耦合长度及信号上升时间。增大线间距、缩短耦合长度、降低走线层高度是抑制串扰的有效手段。

图5-25 PCB 串扰仿真示意（Aggressor Trace 与 Victim Trace 的耦合区域高亮）

图片来源：Altium Resources，https://resources.altium.com/p/crosstalk-prevention-for-better-emi

如图5-26所示，高速信号的眼图（Eye Diagram）是评估信号完整性的关键工具。图中眼图张开度反映了码间干扰、抖动与噪声的综合影响。阻抗不连续点（如过孔、线宽突变、连接器）会导致眼图闭合，增加误码率。通过 TDR（时域反射计）测量与仿真优化，可确保高速链路的眼图裕量满足规范要求。

图5-26 高速信号眼图测试界面（含抖动、码间干扰与噪声分析）

图片来源：RayPCB，https://www.raypcb.com/signal-integrity/

5.3.3 埋入式微带线特性

埋入式微带线（Embedded Microstrip）在几何上与微带线相似，但信号导体被完全封闭于介质材料内部，上方覆盖有阻焊层或额外介质层。这种结构因消除了空气-介质界面，有效介电常数 εeff 更接近主体基材的标称值，从而降低了阻抗计算的偏差。同时，覆盖层对信号导体提供了机械保护与化学防护，适用于对可靠性要求较高的汽车电子与工业控制场景。

当绝缘覆盖层厚度 ≥ 0.025 mm 时，应依据 IPC-D-317 标准确定有效介电常数；若覆盖层厚度小于 0.025 mm，有效介电常数将介于空气（εr≈1）与主体基材之间，需通过近似公式或 3D 电磁仿真提取。准确的有效介电常数是计算阻抗与传播延迟的前提，也是叠层设计阶段与 PCB 制造商沟通的关键参数。

5.3.4 带状线特性

对称带状线将导线夹在两 AC 接地层（或电源层）之间，导线被介质完全包围。与微带线相比，带状线的电场被严格约束于两基准面之间，对外辐射显著降低，因此 EMI 表现更优，且相邻线间的串扰更小。由于电场分布更集中，对称带状线的单位长度电容通常大于微带线，特性阻抗相对较小。计算阻抗与固有电容时，通常假定线路严格位于两接地层的几何中心，此时公式精度最高；若偏离中心，则需引入修正系数。

带状线是内层高速差分对、时钟线及射频敏感线路的首选结构。在 10 Gbps 以上的 SerDes 链路、PCIe Gen4/5、DDR4/5 数据线等场景中，对称带状线因其优异的屏蔽特性与稳定的阻抗控制，已成为行业标准配置。

5.3.5 不对称带状线与多层板设计

当线路不在两接地层中间时（即不对称带状线），需对标准阻抗公式进行修正。工程实践表明，若线路位于两接地层中间三分之一区域内，误差很小，可直接沿用对称公式；若偏离较大，则需引入修正系数。对于双带状线结构（两层信号层共用两基准面），应将两个信号层的主轴方向正交布置（一层水平走线、另一层垂直走线），以最大限度减少层间串扰。超过四层的多层板中，信号层应对称地对接地层/电源层，避免非对称叠层导致阻抗漂移与板翘曲。

如图5-27所示，NWES 的技术博客以顶视图与侧视图展示了 PCB 回流路径的两种模式：感性回流（Inductive Return）与容性回流（Capacitive Return）。在低频时，回流电流倾向于沿最短直流路径返回；而在高频时，回流电流紧贴信号线下方在参考平面中流动，形成最小回路面积。若参考平面被分割或存在不连续，回流路径将被迫绕行，导致环路电感增大、EMI 辐射增强。

图5-27 PCB 回流路径示意（感性回流顶视图与容性回流侧视图）

图片来源：NWES Blog，https://www.nwengineeringllc.com/article/how-to-design-your-pcb-return-current-path.php

如图5-28所示，ProtoExpress 以三维示意图对比了数字-模拟-电源的星型连接（Star Connection）与分区布局策略。合理的电源/地平面分割与星型连接可降低共阻抗耦合，确保敏感模拟电路不受数字开关噪声干扰。多层板中，基准面（接地层/电源层）不宜随意分割；若因布线需要必须进行有限分割，应在分割区域周围布置缝合过孔（Stitching Vias）或桥接电容，确保回流路径连续，防止阻抗突变与 EMI 恶化。

图5-28 数字-模拟-电源分区与星型连接三维示意

图片来源：ProtoExpress，https://www.protoexpress.com/blog/current-return-path-signal-integrity/

如图5-29所示，NWES 以仿真热图展示了回流路径在参考平面中的电流密度分布。当信号线跨越平面分割槽时，回流电流被迫绕行，导致局部电流密度急剧增大（图中红色高亮区域），进而产生显著的边缘辐射与电压噪声。该仿真结果验证了保持参考平面完整性的重要性。

图5-29 回流路径电流密度仿真热图（跨越分割槽时的绕行效应）

图片来源：NWES Blog，https://www.nwengineeringllc.com/article/how-to-design-your-pcb-return-current-path.php

5.3.6 电容与电感设计要点

在高速 PCB 设计中，电容与电感不再是孤立的集总元件，而是以分布参数形式存在于每一根走线、每一个过孔及每一对电源/地平面之间。理解并控制这些分布参数，是确保信号完整性与电源完整性的基础。

5.3.6.1 电容相关设计

单位长度电容是评估传输线负载与 RC 延迟的基础数据。不同绝缘厚度下，1 oz 铜导线的单位长度电容可通过查表或公式获得。对于高密度布线，单条交叉走线（crossover）的耦合电容很小，但当交叉数量增加时，总固有电容将显著增大，导致信号上升沿退化与功耗增加。可通过近似公式估算交叉电容的累积效应，必要时调整走线层或增加间距。

电源层与接地层紧密靠近（薄介质）可形成天然的高频去耦电容，其单位面积电容值约为 C = ε0·εr·A/d，其中 d 为介质厚度。在 0.1 mm 以下的薄介质层中，该平板电容可有效补偿 GHz 频段的电源噪声，节省独立去耦元件数量与 PCB 空间。

5.3.6.2 电感相关设计

高频条件下，引线线路的自感效应不可忽视，电流突变会在电感上产生压降，形成开关噪声（ΔV = L·di/dt）。减小回路面积是降低电感的根本途径。去耦电容靠近 IC 电源引脚布置，可缩短高频电流回路，降低等效电感。先进封装技术（如 2.5D/3D 封装、嵌入式基板）已将去耦电容集成于芯片内部或基板中，以应对 GHz 级开关速度。

如图5-30所示，NWES 以三维模型与等效电路展示了过孔的寄生电感与电容。过孔柱体本身构成一个串联电感，而焊盘与参考平面之间形成并联电容。在高速设计中，过孔的电感效应往往占主导地位，导致信号完整性恶化与电源噪声增大。

图5-30 过孔三维模型与寄生电感/电容等效电路

图片来源：NWES Blog，https://www.nwengineeringllc.com/article/how-via-inductance-affects-signal-integrity-at-high-frequecies.php

如图5-31所示，NWES 的仿真结果展示了过孔电感随频率的变化趋势以及不同过孔结构（通孔、盲孔、埋孔）对阻抗的影响。在 45 GHz 附近，过孔的电感效应与平面电容产生谐振，导致阻抗急剧变化。减小导通孔直径、缩短孔长（采用盲孔/埋孔）或增加反焊盘（Anti-pad）尺寸，可有效降低附加电感。

图5-31 过孔电感与频率特性仿真（含阻抗谐振点与不同过孔结构对比）

图片来源：NWES Blog，https://www.nwengineeringllc.com/article/how-via-inductance-affects-signal-integrity-at-high-frequecies.php

如图5-32所示，Signal Integrity Journal 以双对数坐标展示了电源分配网络（PDN）的阻抗-频率特性。左侧为各组成部分（VRM、PCB PDN、封装+芯片）的独立阻抗曲线；右侧为整体 PDN 阻抗的叠加结果（"Big V" 设计）。目标阻抗 Target Z 在宽频带内（约 378 kHz ~ 12 MHz）被满足，确保了电源完整性。

图5-32 电源分配网络（PDN）阻抗-频率特性（Big V 设计）

图片来源：Signal Integrity Journal，https://www.signalintegrityjournal.com/blogs/12-fundamentals/post/2108-power-integrity-fundamentals-impedance-vs-frequency

如图5-33所示，StackExchange 的技术讨论以 PCB 布局截图展示了去耦电容的布线细节。电容 C10 通过最短的走线连接至 IC 电源引脚，地回路直接通过过孔下至地层，最大程度减小了电流回路面积与寄生电感。

图5-33 去耦电容最短路径布局实例（电容 C10 至 IC 电源引脚）

图片来源：Electrical Engineering Stack Exchange，https://electronics.stackexchange.com/questions/272426/routing-and-placement-of-decoupling-capacitor-when-using-power-plane

如图5-34所示，Sierra Circuits 以示意图总结了去耦电容放置的四条黄金法则：①尽可能靠近 IC 电源引脚；②每条电源走线使用独立去耦电容；③BGA 器件下方直接布置去耦电容；④以两颗等值电容替代单颗等效电容以降低 ESL。这些法则的核心目标是最小化电流回路面积，从而降低寄生电感。

图5-34 去耦电容放置四条黄金法则示意

图片来源：Sierra Circuits，https://www.protoexpress.com/blog/decoupling-capacitor-placement-guidelines-pcb-design/

表5-5 常见 FR4 基材介电常数与典型叠层参数

如表5-5所示，不同 FR4 基材与高频材料的介电常数、损耗角正切及典型叠层参数直接影响 50 Ω 微带线的线宽设计。标准 FR-4 在 1 GHz 下 εr 约 4.5，损耗较大，适用于 ≤5 Gbps 场景；而 Rogers RO4350B 等高频材料以更低的 εr 与损耗角正切，支持 10 Gbps 以上或毫米波射频应用。设计人员需在叠层设计阶段与板材供应商确认 εr 的频变特性，因为介电常数随频率升高而略有下降（介电色散效应）。

表5-6 导通孔电感与几何尺寸关系

如表5-6所示，导通孔寄生电感与孔径、板厚呈正相关，与孔径呈弱反比。标准通孔（10 mil 孔径，62 mil 板厚）的电感约 1.2 ~ 1.5 nH，在 1 A/ns 的电流变化率下可产生 1.2 ~ 1.5 V 的开关噪声，足以导致逻辑电平误判。采用盲孔/埋孔、背钻（Back-drilling）或增大反焊盘尺寸，可将有效电感降低 50% 以上。在高速 SerDes 与 DDR 设计中，应严格控制过孔数量，优先采用盲孔与埋孔，并在换层处布置对称回流过孔，以维持回流路径连续性。

如图5-35所示，FR4 基材的关键参数表明确列出了介电常数 εr=4.5、基材厚度 h=1.5 mm、损耗角正切 δ=0.019 及铜厚 t=0.035 mm。这些参数是阻抗计算与信号完整性仿真的基础输入，任何偏差都将导致量产时阻抗超差。

图5-35 FR4 基材关键参数表（εr、h、δ、t）

图片来源：PCBMake，https://pcbmake.com/dielectric-constant-of-fr4-substrate/

如图5-36所示，Ztelecgroup 提供了不同介质厚度与组合方式下的阻抗计算参数表。表中列出了从 0.05 mm 到 0.57 mm 的多种理论厚度、对应的 mil 值、组合方法（如 106*1、1081*1、2116*1 等玻纤布规格）及介电常数。该表是叠层设计与阻抗控制的重要工程参考，确保设计值与制造商工艺能力匹配。

图5-36 不同介质厚度与组合方式下的阻抗计算参数表（含玻纤布规格与介电常数）

图片来源：Ztelecgroup，https://www.ztelecgroup.com/zt-technical-article/521.html

设计提示：多层板的基准面（接地层/电源层）不宜分割。若因布线需要必须进行有限分割，应在分割区域周围布置特殊支撑结构（如缝合过孔、去耦电容桥接），确保回流路径连续，防止阻抗突变与 EMI 恶化。对于超过四层的多层板，信号层应对称地对接地层/电压层，避免非对称叠层导致阻抗漂移与板翘曲。双带状线结构的两个信号层主轴应正交布置，以减少层间串扰。