FPGA/CPLD
首页 FPGA/CPLD
用户211539 2014-2-8 22:11
磨刀不误砍柴工—基于TCL文件的 Modelsim仿真
     Kevin以前用Modelsim仿真工程的时候,一般采用手工建立工程,然后通过鼠标点击命令或者在Transcript中键入命令,导入波形,这样做也是可以,但有个 ...
用户211539 2014-2-8 22:09
Altera FPGA中的延时进位链-LCELL
Altera FPGA中的延时进位链-LCELL       在 ALtera 的 FPGA 中需要通过原语添加 LCELL 添加固定的延时,一般来讲, LCELL 的延时相 ...
用户211539 2014-2-8 22:08
【博客大赛】Altera FPGA优化技术-编译时间的优化
  Altera FPGA 优化技术 - 编译时间的优化 KevinWan   Parallel compilation 利用多个处理器同时处理 Q ...
用户211539 2014-2-8 22:07
Altera FPGA优化技术-功耗的优化
Altera FPGA 优化技术 - 功耗的优化 KevinWan   时钟管理 使用时钟控制模块 使用 ALTCLKCTRL 模块,管理时钟 ...
用户211539 2014-2-8 22:06
Altera FPGA优化技术-时序的优化
Altera FPGA 优化技术 - 时序的优化 KevinWan   时序驱动编译 在 Fitter Settings/Timing-drive complation 中优化 ...
用户211539 2014-2-8 22:06
【博客大赛】Altera FPGA优化技术-资源的优化
Altera FPGA 优化技术 - 资源的优化 KevinWan HDL 代码优化 模块时分复用 模块时分复用解决面积的问题,达到节省资 ...
用户211539 2014-2-8 22:05
【博客大赛】Altera FPGA优化技术-Fmax的优化
Altera FPGA 优化技术 -Fmax 的优化   KevinWan   代码优化 增加流水线 在设计中,把较大的组合逻辑分成小 ...
用户211539 2014-2-8 22:05
【博客大赛】基于FPGA的CFR的设计
基于 FPGA 的 CFR 的设计 KevinWan   降低 PAPR 的目的是:一是降低数字信号处理时的位宽,减少资源开销和设计复杂度; ...
用户211539 2014-2-8 22:03
【博客大赛】QuartusII中的Register Retiming对流水线寄存器位置的影响
QuartusII 中的 Register Retiming 对流水线寄存器位置的影响   KevinWan       对于优化时序,通常我们减少组合逻 ...
用户211539 2014-2-8 22:02
高速接口中的PRBS模块的设计
高速接口中的 PRBS 模块的设计 KevinWan   在高速设计中为了测试高速串行通道传输的误码率,通常通过发送 PRBS 码来进行测试 ...
coyoo 2014-2-8 16:18
【博客大赛】多路复用器优化之Mux背景及分类(1)
多路复用器背景            在很多FPGA设计中都使用了多路复用器,通过优化设计中的多路复用器逻辑,可以确保在ALTERA器件中得到一个 ...
coyoo 2014-2-8 12:16
【博客大赛】多路复用器优化之概述
         逻辑设计者在进行HDL代码设计的时候,使用的if-else、case等结构在综合的时候常常会推导成多路复用器结构。这里我们将要和大家讨论一下在 ...
coyoo 2014-2-8 12:07
【博客大赛】模块化SGDMA读主控核
模块化 SGDMA 读主控核 翻译:王敏志 核概述        SGDMA即离散集中直接存储器访问(scatter-gather direct memory access)的 ...
用户1383520 2014-1-31 16:54
verilog黄金参考指南中文版
verilog黄金参考指南中文版,下载资料,供大家参考学习
用户1383520 2014-1-31 15:41
《Rapid System Prototyping with FPGAs》英文版原文pdf档(完整版)下载。
找到了一个可以正常打开的《 Rapid System Prototyping with FPGAs 》英文版原文pdf档(完整版)。供大家参考学习。
EE直播间
更多
关闭 站长推荐上一条 /3 下一条