FPGA和CPLD-可编程逻辑器件-第150页-面包板社区

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pengchengcheng082_593158939 2014-2-22 16:02: 关于FPGA的全局时钟网络和PLL; 以Altera CYCLONEIII 为例 1.EP3C16系列的FPGA 支持16个时钟输入，clk0-3 ，clk4-clk7 clk8- clk11 clk12-clk15 四组，每一组对应一个PLL，共四个PLL ...; 1667 9 0 9

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pengchengcheng082_593158939 2014-2-22 15:59: 评论：@wind330's Blog 博客中提到的“掌控全局时钟网络资源”; 谢谢; 629 8 0 8

pengchengcheng082_593158939 2014-2-22 14:30: 基于Cyclone IV的动态PLL重配置设计; 基于Cyclone IV的动态PLL重配置设计 ——CrazyBingo ——2012-08-28 在实际项目应用中，由于系统的复杂，在某些需求中，需要实现动态时钟 ...; 1338 10 0 10

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pengchengcheng082_593158939 2014-2-22 10:15: 异步复位，同步释放; 一个简单的异步复位的例子 module test ( input clk, input rst_n, input data_in, output reg out ); always @ (posedge clk or negedge rst_n ...; 994 9 0 9

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pengchengcheng082_593158939 2014-2-21 21:09: altera fpga 芯片中 pin 和 pad 区别; 在chip planner 中，看管脚时，会看到 pin 和pad 同时出现，如 pin120/pad174 Bank 4 那么有什么区别？ PIN指芯片封装好后的管脚，即用户看到的管脚 ...; 1768 10 0 10

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pengchengcheng082_593158939 2014-2-21 20:50: altera FPGA 内部结构; 1、芯片资源情况，可以看数据手册，也可以在Quartus中选型时查看，如下 2、FPGA 芯片包括逻辑单元（LE），LE由LUT和register组成，16个LE组成一个 ...; 821 8 0 8

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pengchengcheng082_593158939 2014-2-20 15:10: verilog奇数分频器; 分频器是FPGA设计中使用频率非常高的基本设计之一，尽管在目前大部分设计中，广泛使用芯片厂家集成的锁相环资源，如赛灵思（Xilinx）的DLL.来进行时钟的 ...; 1124 7 0 7

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pengchengcheng082_593158939 2014-2-20 10:43: Latch 和 Register 区别？编程时如何避免锁存器？; 1、锁存器Latch 和触发器flipflop 锁存器能根据输入端把结果自行保持;触发器是指由时钟边沿触发的存储器单元；由敏感信号（电平，边沿）控制的锁存器 ...; 3308 13 0 13

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用户443437 2014-2-20 09:39: 【博客大赛】潜水一个多月，我要崛起; 这一个多月，可谓是最煎熬的时期，面临毕业后的找工作，搞毕设（我不是大赛型学生，没有免答辩，免毕设），本来一年前，就想着考公的，不过，我确实过不了自 ...; 1361 13 4 17

fpga 博客大赛

用户443437 2014-2-20 09:38: 【博客大赛】早上面试凯旋归来; 毕业季，肯定要面临就业，我也一样，终于可以跟自己说一声，我正式步入社会这个大家庭了。面试的是一家小型私企，做彩屏的，技术部的经理来面试我，期间我们 ...; 1439 11 10 21

fpga 博客大赛

用户443437 2014-2-20 09:38: 【博客大赛】做个有自己思想的人; 在认识crazy bingo之前，就知道特权同学是个狂人，他的狂，是那么的不羁，那么的放纵。特权同学的厉害之处是有别于其他工程师，抱有一颗谦卑的心，做自己想去 ...; 1241 11 0 11

fpga 博客大赛

用户443437 2014-2-19 22:40: 【我要崛起】第三章跨时钟域最常用的方法同步法（更新）; 按照惯例，先上图，再解说，如下图所示：正如特权同学所说，异步时钟域所涉及的两个时钟之间可能存在相位差，也可能没有任何频率关系 ...; 1644 13 2 15

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用户443437 2014-2-19 22:36: 【我要崛起】第一章所谓的顶层设计; 众所周知，FPGA的顶层设计方法有： HDL设计文件（文本文件）和电路图设计文件（原理图文件）如图所示：个人觉得原理图文件 ...; 2036 10 0 10

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pengchengcheng082_593158939 2014-2-19 22:35: ROM、PLA、PAL、CPLD、FPGA内部结构; 1、二极管ROM内部构成与阵列，或阵列，输出三部分构成任何组合逻辑函数都可以把每个输出端写成输入端最小项和的形式，即输出端等于各输 ...; 7467 10 1 11

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pengchengcheng082_593158939 2014-2-19 21:05: FPGA和CPLD区别; FPGA 与CPLD的辨别和分类主要是根据其结构特点和工作原理。通常的分类方法是：将以乘积项结构方式构成逻辑行为的器件称为CPLD ，如Lattice的ispLS ...; 1058 10 0 10

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