FPGA和CPLD-可编程逻辑器件-第148页-面包板社区

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Hoki 2014-3-13 09:11: 【博客大赛】FPGA功耗的那些事儿; 在项目设计初期，基于硬件电源模块的设计考虑，对 FPGA 设计中的功耗估计是必不可少的。笔者经历过一个项目，整个系统的功耗达到了 100w ...; 7923 17 7 24

fpga 博客大赛功耗

用户449328 2014-3-12 18:48: FPGA控制下面阵CCD时序发生器设计及硬件实现; 　　CCD是利用光电转换原理把图像信号转换为电信号，即把一幅按空间域分布的光学图像，转换成为一串按时间域分布的视频信号的半导体元器件。因其具有体积小、重 ...; 990 6 0 6

FPGA CCD 时序发生器 ICX098BQ

用户449328 2014-3-12 18:47: 基于FPGA的线阵CCD驱动时序及模拟信号处理的设计; 　　 1 引言　　电荷耦合器CCD具有尺寸小、精度高、功耗低、寿命长、测量精度高等优点，在图像传感和非接触测量领域得到了广泛应用。由于CCD芯片的转换效率 ...; 969 8 0 8

FPGA CCD驱动 TCDl50lD AD9826

用户449328 2014-3-12 18:47: 基于FPGA的面阵CCD驱动电路的设计; 　　 0 引言　　CCD(Charge Coupled Devices)电荷耦合器件是20世纪70年代初发展起来的新型半导体集成光电器件。近30年来，CCD器件及其应用技术的研究取得飞 ...; 749 6 0 6

传感器 FPGA CCD XC3S50

用户449328 2014-3-12 18:40: 基于FPGA的线阵CCD子图像提取模块的设计与仿真; 0 引言在工业生产自动化系统中，通过计算机视觉和图像处理技术来实现产品的质量监测和控制，已逐渐成为一种有效的应用技术。线阵CCD图像传感器广泛地应用于 ...; 980 4 0 4

FPGA，线阵CCD，图像提取

sunyzz 2014-3-12 14:30: 【博客大赛】OpenRisc1200设计说明书4; 接第三章 Page Protection After a virtual address is determined to be within a page covered by the valid PTE，则访问是被存储器保护机制确认的，如 ...; 1433 15 0 15

博客大赛

用户443437 2014-3-12 11:15: EDNChina一个神奇的网站，大伙们给点灵感我; 一直以来，我们都是按着器件给的时序图来写该器件的驱动代码，大伙是否有这样的疑问？当我们很难按着时序图来写驱动代码时，就尝试着看别人的优秀代码是如何 ...; 1176 18 2 20

fpga

pengchengcheng082_593158939 2014-3-11 16:55: [博客大赛]从程序到电路--心无代码有电路（续）; 上一篇博文观察了一段式状态机的底层电路情况，把上边的状态机写成三段式，看看底层电路是什么样！ parameter state0=4'd0,state1=4'd1,state2=4'd ...; 1459 13 0 13

fpga 博客大赛

pengchengcheng082_593158939 2014-3-11 16:54: [博客大赛]从程序到电路---心无代码有电路; 写 HDL 语言，归根到底还是通过综合器形成底层电路，工程师只需要写功能性代码即可，不用考虑电路时怎么样的，大大加快了项目的开发进度，把代码 ...; 2227 12 2 14

fpga 博客大赛

pengchengcheng082_593158939 2014-3-11 16:54: [博客大赛]小程序大道理---加法器; 看过一篇文章，讲的是一道FPGA面试题，http://blog.chinaaet.com/detail/33877.html 问题：如何用32bit的加法器和逻辑门实现2个并行的16bit加法器功能 ...; 1799 11 0 11

fpga 博客大赛

用户1701511 2014-3-11 15:41: 32个优秀CPLD_FPGA论坛(转); 1. OPENCORES.ORG 这里提供非常多，非常好的PLD了内核，8051内核就可以在里面找到。进入后，选择project或者由http//www.opencores.org/browse.cgi/by_c ...; 1352 22 0 22

fpga

用户1701511 2014-3-11 15:27: （转载）Modelsim SE 进行时序仿真及altera库的添加（Modelsim仿真时加载错误的问题Error loading design）; # ** Error: (vsim-3033) pll.v(94): Instantiation of 'altpll' failed. The design unit was not found. # Region: /pll_tb/DUT ...; 4507 19 2 21

modelsim

sunyzz 2014-3-10 10:33: 【博客大赛】OpenRisc1200设计说明书3; 第三章操作（operation）本章将具体描述OR1200核的运算。对于运算，它隶属于架构定义，详情可参考OR100 ...; 1718 18 0 18

博客大赛 openrisc1200设计说明书

用户451107 2014-3-9 18:07: 评论：@ningjinghai123's Blog 博客中提到的“如何使用Verilog將YCbCr轉RGB? (SOC) (Ver...”; 非常不错，很有用; 441 3 0 3

用户1610289 2014-3-8 18:14: 【转载】关于generate用法的总结; Abtract generate语句允许细化时间（Elaboration-time）的选取或者某些语句的重复。这些语句可以包括模块实例引用的语句、连续赋值语句、always语 ...; 4123 16 0 16

verilog generate generate语句

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