FPGA和CPLD-可编程逻辑器件-第145页-面包板社区

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pengchengcheng082_593158939 2014-4-2 21:24: 小程序大道理---乘法器（续2）; 前两篇博文，写的关于乘法器的一些个人理解不采用任何算法的方式（直接使用乘法符号“*”），综合器会用默认的方式对乘法器进行综合，最终实现乘法的功能， ...; 1729 12 0 12

fpga

sunyzz 2014-4-2 16:30: 【博客大赛】OpenRisc-1200设计分析3; 三：数据和指令高速缓存（ Icache ， Dcache ） OR1200 数据高速缓存与指令缓存的机制是一样的，仅一数据缓存为例。 OR1200 数据高速缓 ...; 1294 21 0 21

博客大赛 openrisc-1200设计分析

用户1739414 2014-4-1 18:06: FPGA的基本结构：六大组成部分简介; FPGA由6部分组成，分别为可编程输入/输出单元、基本可编程逻辑单元、嵌入式块RAM、丰富的布线资源、底层嵌入功能单元和内嵌专用硬核等。每个单元简介如下： 1 ...; 1485 23 0 23

FPGA

用户1739414 2014-4-1 18:03: 基于FPGA的通用数控分频器的设计与实现; 1.引言分频器是数字系统中非常重要的模块之一，被广泛应用于各种控制电路中。在实际中，设计人员往往需要将一个标准的频率源通过分频技术以满足不同的需求。 ...; 1224 25 0 25

分频器 FPGA

用户1739414 2014-4-1 18:01: 基于CYUSB3014 USB3.0总线开发技术; 1.引言 USB（Universal Serial Bus，通用串行总线）以其无需配置、即插即用等特性获得了广泛的应用。2004年提出的USB2.0标准，传输速度最大能够达到480Mbps ...; 1155 23 0 23

pengchengcheng082_593158939 2014-3-31 10:50: [博客大赛]ddr之Altera 攻略; 1 、 ddr/ddr2 控制器（包括数据路径）都是自己写的，纯手工打造，纯 logic ，不用任何 IP ，也不考虑某些器件专门的存储器接口，比如 IOE 中 DQ ...; 3885 9 3 12

fpga 博客大赛

Hoki 2014-3-31 10:18: 【博客大赛】4. Clock Groups(Timing Constraints in Vivado); 在第一节介绍过 XDC 与 UCF 的不同之处： Vivado 会分析所有 XDC 约束时钟间的时序路径。通过 set_clock_groups 约束不同的时钟 ...; 3921 21 2 23

博客大赛 vivado xdc

coyoo 2014-3-31 10:11: 《深入理解ALTERA FPGA应用设计》讨论群; 应书友朋友要求，特建立书友讨论群： 170938241，有兴趣的朋友可以加入，一同探讨学习可编程逻辑设计相关问题。 ...; 1711 20 0 20

fpga altera

用户1740764 2014-3-29 15:19: 利用有限状态机进行复杂时序逻辑的设计; 　　 EDN博客精华文章作者： ilove314 　　利用有限状态机进行复杂时序逻辑的设计：　　目的：掌握利用有限状态机实现复杂时序逻辑的方法。　 ...; 1373 16 0 16

有限状态机 Verilog 时序逻辑

用户1740764 2014-3-29 14:55: 基于Verilog的顺序状态逻辑FSM的设计与仿真; 　　硬件描述语言Verilog为数字系统设计人员提供了一种在广泛抽象层次上描述数字系统的方式，同时，为计算机辅助设计工具在工程设计中的应用提供了方法。该语言 ...; 1251 14 0 14

Verilog 顺序状态逻辑 FSM

pengchengcheng082_593158939 2014-3-29 11:37: [博客大赛]小程序大道理---加法器（续）; 位宽比较大的加法器，直接相加，肯定不是一个明智的做法。流水线加法器，还是42bit加法器 module top(clk,rst_n,data1,data2,data3); input ...; 1512 9 6 15

fpga 博客大赛

用户224096 2014-3-29 10:22: 基于CYUSB3014 USB3.0总线开发技术; 1.引言 USB（Universal Serial Bus，通用串行总线）以其无需配置、即插即用等特性获得了广泛的应用。2004年提出的USB2.0标准，传输速度最大能够达到480Mbps ...; 2211 27 0 27

用户424044 2014-3-28 21:24: verilog HDL中定义位宽 [高位:0] 、 [0:高位] 的两种写法比较; 这两种都是可以的，匹配方式都是从右看到左，反了会报错。比如wire a ；wire b ；assign a = b ;就是b的0给a的7。而a = b 会报错。两种 ...; 4050 16 0 16

verilog

sunyzz 2014-3-28 11:03: 【博客大赛】OpenRisc-1200设计分析2; 二： CPU/DSP 模块 CPU/DSP 核心由指令单元（ instruction unit ）、通用寄存器（ GPRs ）、异常单元（ exceptions ）、系统单元（ ...; 1415 14 1 15

博客大赛 openrisc-1200

pengchengcheng082_593158939 2014-3-28 10:26: 存储器 SDRAM 和 DDR SDRAM; 很多工程中，不可避免的要使用存储器，ROM , FLASH ,RAM ,SDRAM ,DDR ,DDR-II 等等用FPGA 控制这些 memory ，其实就是写对应的标准协议。比较 ...; 1184 11 0 11

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