FPGA和CPLD-可编程逻辑器件-第143页-面包板社区

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460114537_680770963 2014-4-19 13:11: 【Verilog HDL】Verilog设计的可综合性; 可综合，指的是所设计的Verilog代码能转化为具体的电路网表（Netlist）结构。在FPGA/CPLD中器件实现的设计中，综合就是将verilog语言描述的行为 ...; 1667 17 0 17

verilog hdl 可综合

用户1729516 2014-4-18 21:37: 菜鸟起飞之verilog感悟; 学习fpga已经半年了，内心一直渴望编几行代码，可是一打开电脑就对代码有种畏惧感总害怕自己编不好，会报错。自己买了个板子，也烧进去几个程序（毕竟有单 ...; 847 8 2 10

fpga verilog 代码 a

Hoki 2014-4-18 08:24: 【博客大赛】8. Constraining Ouput Delay (Timing Constraints in Vivado); FPGA 内部时序单元到输出端口的路径也需要约束其 output delay ，如图 1 所示框图。图 1 约束 output d ...; 2661 20 0 20

博客大赛 xdc

coyoo 2014-4-17 16:22: 【博客大赛】TCL脚本生成QIP文件; TCL脚本生成QIP文件王敏志概述这就是经常逛论坛的好处，总是可以学到新的知识或者是技巧，本文马上要给大 ...; 6215 14 0 14

altera 博客大赛 qip

coyoo 2014-4-17 12:45: 【博客大赛】StratixII之EDA及学术开发功能描述; StratixII 之 EDA 及学术开发功能描述 1 ．概述同 Stratix/Cyclone 。 2 ． ...; 2195 15 1 16

fpga altera 博客大赛所见即所得

pengchengcheng082_593158939 2014-4-16 19:10: CPU的生产过程; 2013年，集成电路行业的进口额已超过原油，成为我国第一大进口商品。我国IC行业，设计、晶圆制造以及封装三大环节，全线落后。 CPU的生产过 ...; 919 13 0 13

ic

pengchengcheng082_593158939 2014-4-15 21:19: 雷达，超声波应用; 所在实验室是“宽带与智能信息处理”，主要进行“阵列信号处理”，“穿墙雷达”和“探**达”方面的研究。近几年医疗电子比较火，像B超，彩超，CT等等，查查资料 ...; 1084 15 0 15

雷达

pengchengcheng082_593158939 2014-4-15 16:23: 写testbench思路; 1、 testbench 中要有激励； 2、 testbench 最好实现自动验证结果，复杂的设计用波形来观察结果比较困难； 3、最好使用一些系统函数，监测结 ...; 957 13 1 14

fpga

pengchengcheng082_593158939 2014-4-15 15:23: 仿真器的并行机制; 仿真器（比如modelsim）都是采用的“时分复用”的机制来模拟并行操作。纵轴是各个并行的操作，此时simulation time 保持不变，从纵轴的各个操作来看，它们 ...; 1052 17 0 17

fpga

pengchengcheng082_593158939 2014-4-15 07:41: modelsim 设置 code coverage; 由 Quartus 直接调用 modelsim 仿真，不能实现 code coverage 检测功能，必须手动建立modelsim工程才行。 Modelsim代码覆盖率功能Code coverage，能报告 ...; 4829 18 0 18

fpga

pengchengcheng082_593158939 2014-4-14 21:51: CODE COVERAGE; Code Coverage 用在verification , 通过设置仿真器（simulator），实现代码覆盖情况的统计。代码覆盖率常常被拿来作为衡量测试好坏的指标，甚至，用代码 ...; 1526 14 0 14

fpga

pengchengcheng082_593158939 2014-4-14 19:44: Writing Testbench; 写测试文本，最经典的书，莫过于《Writing Testbench》，大师之作，国内不可能有人写出这样的书。书中有些话真可谓一语中的，有的甚至颇具哲学意味，写的非 ...; 1076 13 0 13

fpga

Hoki 2014-4-13 20:26: 【博客大赛】7. Input Delay Constraints实例二(Timing Constraints in Vivado); 有很多学习 FPGA 的童鞋对时序约束和分析都处于懵懂的状态，笔者也是经历了漫长的过程才对时序有了一定的认识，现在写 Timing Constraint ...; 2341 24 0 24

博客大赛 input delay xdc

Hoki 2014-4-13 12:53: 【博客大赛】6. Input Delay Constraints实例一(Timing Constraints in Vivado); 在《 5. Constraining Input Delay 》博文中，深入讲解了如何分析输入端口到 FPGA 内部时序单元的路径，并且对 input delay 进 ...; 3029 22 0 22

博客大赛 input delay xdc

用户1492773 2014-4-13 09:46: CPLD/FPGA学习前期了解; 1. 什么是CPLD? 答： CPLD(Complex Programmable Logic Device)复杂可编程逻辑器件 2. 什么是FPGA? 答“： FPGA（Field－Programmable Gate A ...; 1482 9 0 9

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