FPGA/CPLD
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pengchengcheng082_593158939 2014-3-11 16:54
[博客大赛]从程序到电路---心无代码有电路
写 HDL 语言,归根到底还是通过综合器形成底层电路,工程师只需要写功能性代码即可,不用考虑电路时怎么样的,大大加快了项目的开发进度,把代码 ...
pengchengcheng082_593158939 2014-3-11 16:54
[博客大赛]小程序大道理---加法器
看过一篇文章,讲的是一道FPGA面试题,http://blog.chinaaet.com/detail/33877.html 问题:如何用32bit的加法器和逻辑门实现2个并行的16bit加法器功能 ...
用户1701511 2014-3-11 15:41
32个优秀CPLD_FPGA论坛(转)
1. OPENCORES.ORG 这里提供非常多,非常好的PLD了内核,8051内核就可以在里面找到。 进入后,选择project或者由http//www.opencores.org/browse.cgi/by_c ...
用户1701511 2014-3-11 15:27
(转载)Modelsim SE 进行时序仿真及altera库的添加(Modelsim仿真时加载错误的问题Error loading design)
# ** Error: (vsim-3033) pll.v(94): Instantiation of 'altpll' failed. The design unit was not found. #         Region: /pll_tb/DUT ...
sunyzz 2014-3-10 10:33
【博客大赛】OpenRisc1200设计说明书3
                        第三章  操作(operation) 本章将具体描述OR1200核的运算。对于运算,它隶属于架构定义,详情可参考OR100 ...
用户451107 2014-3-9 18:07
评论:@ningjinghai123's Blog 博客中提到的“如何使用Verilog將YCbCr轉RGB? (SOC) (Ver...”
非常不错,很有用
用户1610289 2014-3-8 18:14
【转载】关于generate用法的总结
Abtract     generate语句允许细化时间(Elaboration-time)的选取或者某些语句的重复。这些语句可以包括模块实例引用的语句、连续赋值语句、always语 ...
pengchengcheng082_593158939 2014-3-8 11:34
【博客大赛】探寻FPGA LAB底层资源、复位、上电初值
一、LAB内部资源 Cyclone III 每个LAB包括 16个LE ,每个LAB 还包括 LAB control signals、LE carry chains、Register chains、Local interconnect,需 ...
Hoki 2014-3-7 15:49
【博客大赛】BRAM和DSP间的纠缠(二)
         在“ BRAM 和 DSP 间的纠缠 ( 一 ) ”中介绍了 Xilinx FPGA 中 BRAM 和 DSP 的使用,可能大家会奇怪为什么博 ...
Hoki 2014-3-7 15:42
【博客大赛】BRAM和DSP间的纠缠(一)
         Xilinx 公司的 FPGA 中不仅有“成吨”的逻辑资源 (slice) ,另外存储器、 I/O 、时钟和集成式 IP 资源也非 ...
用户443437 2014-3-7 11:45
【我要崛起】第二章 何为脉冲边沿检测法(更新)
首先要说一下脉冲边沿检测法的应用: 捕获信号的突变(按键捕获,SDRAM响应标志捕获等) 这里要先说一下按键消抖时所用到的脉冲边沿检测法,如图所示 ...
sunyzz 2014-3-6 10:51
【博客大赛】OpenRisc1200设计说明书2
                                 第二章 架构   (由于字数限制,采用一键排版,所以效果不好,还请见谅)   图1给 ...
用户1736014 2014-3-5 23:39
评论:@coyoo's Blog 博客中提到的“【博客大赛】为ModelSim独立版本提取ALTERA库(续)”
good!
用户443437 2014-3-5 23:29
亲,我何德何能啊?
最近一直在忙考公,还有3月份的各种喜宴,把博客都丢一边去了,没有给大伙续上第六章的时序图心得,期间我还每晚在调试SDRAM的兵乓操作。今晚有空才上了一下 ...
pengchengcheng082_593158939 2014-3-5 16:54
fpga 寄存器上电初始值
寄存器的初值是由综合工具(synthesis tool)决定下来的,综合synthesis过后,电路网表就确定了,初值也就决定了。换句话说,初值不会随后端的布局布线过程影响 ...
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