FPGA和CPLD-可编程逻辑器件-第268页-面包板社区

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wrhwindboy 2011-5-21 06:19: 时序是设计出来的！！（转）; 我的boss有在华为及峻龙工作的背景，自然就给我们讲了一些华为及altera做逻辑的一些东西，而我们的项目规范，也基本上是按华为的那一套去做。在工作这几个月中， ...; 1405 6 0 6

wrhwindboy 2011-5-21 06:15: 怎样才能学好Verilog HDL？; 工作过的朋友肯定知道，公司里是很强调规范的，特别是对于大的设计（无论软件还是硬件），不按照规范走几乎是不可实现的。逻辑设计也是这样：如果不按规范做的 ...; 2061 7 0 7

wrhwindboy 2011-5-21 06:13: 做数字逻辑真正的难点是什么？; 开门见山，逻辑设计的难点不在于RTL级代码的设计，而在于系统结构设计和仿真验证方面。目前国内对可综合的设计强调的比较多，而对系统结构设计和仿真验证方面似 ...; 1436 7 0 7

wrhwindboy 2011-5-21 06:12: Modelsim的功能仿真和时序仿真; FPGA 设计流程包括设计输入，仿真，综合，生成，板级验证等很多阶段。在整个设计流程中，完成设计输入并成功进行编译仅能说明设计符合一定的语法规范，并不能说 ...; 1621 8 0 8

wrhwindboy 2011-5-21 06:11: （转）如何编写testbench的总结（非常实用的总结）; 如何编写testbench的总结（非常实用的总结） 1．激励的设置相应于被测试模块的输入激励设置为reg型，输出相应设置为wire类型，双向端口inout在测试 ...; 1291 7 0 7

wrhwindboy 2011-5-21 06:09: 硬件工程师面试试题; 硬件工程师面试试题模拟电路 1、基尔霍夫定理的内容是什么？（仕兰微电子） 2、平板电容公式(C=εS/4πkd)。 ...; 1423 5 0 5

wrhwindboy 2011-5-21 06:07: FPGA工程师面试试题03; 4个FPGA工程师面试题目（经历） FPGA与CPLD内部结构区别？ CPLD 以altraMAX7000这种PLD为例，可分为三块结构：宏单元（Marocell ...; 1346 8 0 8

wrhwindboy 2011-5-21 06:07: FPGA工程师面试试题02; FPGA面试宝典这段时间去面试了几家公司，发现比较大的公司相对于重视基础问题。这里边又有几个问题特别的突出。他们是：同步时钟设计、亚稳态、异步FIFO ...; 1244 9 0 9

wrhwindboy 2011-5-21 06:06: FPGA工程师面试试题01; 什么是Setup 和Holdup时间？ 2 什么是竞争与冒险现象？怎样判断？如何消除？ 3 用D触发器实现2倍分频的逻辑电路？ ....... 4 什么是"线与" ...; 1378 5 0 5

wrhwindboy 2011-5-21 06:05: FPGA工程师面试试题00; 、同步电路和异步电路的区别是什么?(仕兰微电子) 2、什么是同步逻辑和异步逻辑?(汉王笔试) 同步逻辑是时钟之间有固定的因果关系.异步逻辑是各时钟之间没有固 ...; 1214 6 0 6

wrhwindboy 2011-5-21 06:04: 电子工程师需要掌握的知识; 掌握了一下的硬件和软件知识，基本上就可以成为一个合格的电子工程师：第一部分：硬件知识一、数字信号 1、 TTL和带缓冲的TTL信号 2、 RS232和定义 3、 RS485 ...; 1513 7 1 8

wrhwindboy 2011-5-21 06:01: 数字电路一些问答??; 1 、什么是同步逻辑和异步逻辑,同步电路和异步电路的区别是什么？同步逻辑是时钟之间有固定的因果关系。异步逻辑是各时钟之间没有固定的因果 ...; 1199 6 0 6

wrhwindboy 2011-5-21 05:59: Quartus的文件后缀说明; .v ------------------ verilog 文件 .vhd ----------------- vhdl 文件 .qpf ----------------- quartus 工程文件 .vwf ----------------- 矢量波形 ...; 3614 7 0 7

wrhwindboy 2011-5-21 05:57: FPGA基础之时序设计; FPGA设计一个很重要的设计是时序设计，而时序设计的实质就是满足每一个触发器的建立(Setup)/保持(Hold)时间的要求。建立时间(Setup Time)：是指在触发器的时 ...; 1346 6 0 6

wrhwindboy 2011-5-21 05:54: FPGA/CPLD重要设计思想及工程应用(时序及同步设计); 数字电路中,时钟是整个电路最重要、最特殊的信号。第一, 系统内大部分器件的动作都是在时钟的跳变沿上进行, 这就要求时钟信号时延差要非常小, 否则就可能造 ...; 1483 7 0 7

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