FPGA和CPLD-可编程逻辑器件-第265页-面包板社区

 

FPGA/CPLD

首页 FPGA/CPLD

wrhwindboy 2011-5-21 06:58: 华为_内部培训资料大全; http://www.cnttr.com/28719 1：华为_大规模逻辑设计指导书资源： http://bbs.baishutang.cn/thread-6232-1-1.html 2：华为_FPGA设计流程指南 ...; 2290 7 0 7

wrhwindboy 2011-5-21 06:53: MSEE ASIC 面试题目总结; MSEE ASIC 面试题目总结没啥大的框架，基本是面试完了以后记在本子上了。水平有限，凑合着看吧 :p Reference: A Circuits and Systems Perspective (3rd Edi ...; 1790 6 0 6

wrhwindboy 2011-5-21 06:50: 序列检测器; 序列检测器是时序数字电路中非常常见的设计之一。它的主要功能是:将一个指定的序列从数字码流中识别出来。接下来就以设计“01101”这个序列的检测器为例，说明Ve ...; 3038 7 0 7

wrhwindboy 2011-5-21 06:44: 关于IIC总线; 1、物理层 IIC用于将微控制器连接到系统的总线。它只使用两条线：串行数据线（SDL）用于数据传送，串行时钟线（SCL）用于指示什么时候数据线上是有效 ...; 1617 6 0 6

wrhwindboy 2011-5-21 06:43: IIC总线; 即 I2C ，一种总线结构。 IIC 是作为英特尔 IC 的互补，这种总线类型是由菲利浦半导体公司在八十年代初设计出来的，主要是用来连接整体电路( ICS ...; 1502 7 0 7

wrhwindboy 2011-5-21 06:42: IIC总线原理与设计; I2C总线原理及应用实例 I2C(Inter－Integrated Circuit)总线是一种由PHILIPS公司开发的两线式串行总线，用于连接微控制器及其外围设备。I2C ...; 1430 6 0 6

wrhwindboy 2011-5-21 06:41: 初学者如何学习FPGA; 随着半导体和嵌入式系统应用技术的高速发展，FPGA已经被广泛地应用于各行各业，无论是家用电器、智能玩具、数码产品，还是通信行业、工业自动化、汽车电子、医 ...; 1286 7 0 7

wrhwindboy 2011-5-21 06:40: 约束、时序分析的概念; 很多人询问关于约束、时序分析的问题，比如：如何设置setup，hold时间？如何使用全局时钟和第二全局时钟（长线资源）？如何进行分组约束？如何约束某部分组合逻 ...; 1445 6 0 6

wrhwindboy 2011-5-21 06:39: 静态时序分析（Static Timing Analysis）基础及应用（2）; 前言在制程进入深次微米世代之后，晶片（IC）设计的高复杂度及系统单晶片（SOC）设计方式兴起。此一趋势使得如何确保IC品质成为今日所有设计从 ...; 2265 6 0 6

wrhwindboy 2011-5-21 06:37: 静态时序分析（Static Timing Analysis）基础与应用（1）; 前言在制程进入深次微米世代之后，晶片（IC）设计的高复杂度及系统单晶片（SOC）设计方式兴起。此一趋势使得如何确保IC品质成为今日所有设计从业 ...; 1607 6 0 6

wrhwindboy 2011-5-21 06:36: 基于FPGA的抢答器设计; 抢答器在各类竞赛中的必备设备，有单路输入的，也有组输入方式，本设计以FPGA 为基础设计了有三组输入(每组三人)，具有抢答计时控制，能够对各抢答小组成绩进行 ...; 1999 9 0 9

wrhwindboy 2011-5-21 06:35: Verilog学习笔记; 一般认为 Verilog HDL在系统级抽象方面比VHDL略差一些，而在门级开关电路描述方面比VHDL要强的多写了第一个verilog程序，是一个加法器内容如下 module adder ...; 1595 10 0 10

wrhwindboy 2011-5-21 06:33: 一个简单的总线轮询仲裁器Verilog代码; 下面这个是以输入信号作为状态机的转移条件，写得比较冗余： // // Verilog Module demo1_lib.bus_arbitor.arch_name // // Created: // by ...; 4744 6 0 6

wrhwindboy 2011-5-21 06:32: verilog 设计经验; 一、组合逻辑 1、敏感变量的描述完备性 Verilog中，用always块设计组合逻辑电路时，在赋值表达式右端参与赋值的所有信号都必须在 always @(敏感电平 ...; 1754 9 0 9

wrhwindboy 2011-5-21 06:31: 怎样用modelsim做后仿真; 怎样用modelsim做后仿（编译工具采用quatus） step1：在qurtus改变编译选项： assignments－EDA tool setting:选择verilog还是vhdl。 step2 ...; 5800 5 0 5

1 ... 261 262 263 264265266 267 268 ... 500 / 500 页下一页

关闭站长推荐

上一条

/4

下一条