可编程器件使用.编者注： 本文件为电子工程专辑网站编辑部原创，电子工程专辑享有本文章完全著作权， 如需转载该文章，必须经过电子工程专辑网站编辑部同意。联系电子工程专辑网 站编辑部，请发信至eetcol@globalsources.com 可编程逻辑器件应用设计技巧百问 1． 么是.scf？ 答：SCF 文件是 MAXPLUSII 的仿真文件, 可以在 MP2 中新建. 2． 用 Altera_Cpld 作了一个 186（主 CPU）控制 sdram 的控制接口, 发现问题： 要使得 sdram 读写正确, 必须把 186(主 CPU)的 clk 送给 sdram, 而不能把 clk 经 cpld 的延时送给 sdram. 两者相差仅仅 4ns. 而时序通过逻辑分析仪测试没有问题. 此程序在 xilinx 器件上没有问 题. 这是怎么回事？ 答：建议将所有控制和时钟信号都从 PLD 输出, 因为 SDRAM 对时钟偏移(clock skew)很敏 感, 而 Altera 的器件 PLL 允许对时钟频率和相位都进行完全控制. 因此, 对于所有使用 SDRAM 的设计, Altera 的器件 PLL 必须生成 SDRAM 时钟信号. 要利用 SDRAM 作为数据或程序存储地址来完成设计, 是采用 MegaWizard 还是 Plug-In Manager 来将一个 PLL 在采用 Quartus II 软件的设计中的顶层示例？可以选择创建一个新的 megafuntion 变量, 然后在 Plug-In manager 中创建 ALTCLKLOCK(I/P 菜单)变量. 可以将 PLL 设置成多个, 或是将输入划分开来, 以适应设计需求. 一旦软件生成 PLL, 将其在设计中示 例, 并使用 PLL 的“Clock”输出以驱动 CPU 时……