数字系统设计 数字系统设计&V-HDL语言实验任务第一部分 设计课题1：设计一个1位的全加器电路 设计要求： （1）1位全加器的逻辑电路如图3.1.3所示，试用结构描述方式对其逻辑功能进行描述。 （2）编写测试激励程序模块，用仿真器检测模块设计得正确与否，并给出仿真波形, 配置下载后观察所设计电路的功能. [pic] 图3.1.3 1位全加器电路 设计课题2：设计一个4位的全加器电路 设计要求： （1）由4个1位的全加器电路组成一个4位的全加器电路，试用分层次的电路设计方法对 其逻辑功能进行描述。 （2）编写测试激励程序模块，用仿真器检测模块设计得正确与否，并给出仿真波形。 设计课题3：设计一个双四选一的数据选择器电路 设计要求： （1）双四选一的数据选择器的电路框图如图3.2.3所示，试写出设计块对其逻辑功能进 行描述。 （2）编写测试激励程序模块，用仿真器检测模块设计得正确与否，并给出仿真波形。配 置下载后观察所设计电路的功能. 设计课题4：设计一个1路到4路的数据分配器电路 设计要求： （1）1路到4路数据分配器的电路框图如图3.2.4所示，其逻辑功能表如表3.2.2所示，试 用行为描述方式写出设计块对其逻辑功能进行描述。 （2）编写测试激励程序模块，用仿真器检测模块设计得正确与否，并给出仿真波形。配 置下载后观察所设计电路的功能. 设计课题5：设计一个4－10译码器电路， 设计要求： 输入为in[3..0], 输出为out[10..0] 输出为0有效 具有使能端En，当En＝1时为4－10译码器， 当En＝0时输出全为1。 用仿真器检测模块设计得正确与否，并给出仿真波形。配置下载后观察所设计电路的功 能. 设计课题6：设计一个七段译码器电路 设计要求： （1）输入为din[3..0], 输出为a,b……