FPGA和CPLD-可编程逻辑器件-第254页-面包板社区

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用户1064897 2011-7-24 22:47: 边沿检测法之彻底理解; 看了一篇《神奇的硬件秒速边沿检测技术》的 blog ，看了一遍没看懂，于是自己也模拟了一下，看波形图，看着看着突然一下子开窍了，哈哈，实践出真知！ ...; 2518 1 2 3

用户1064897 2011-7-24 22:28: 两段式DS1820 verilog的实现; 写DS1820的时候发现网上的都是一段式状态机，就想写一个两段式的，可是花了一个星期才写好，编译的时候总是有组合环合锁存器的警告，怎么都去不掉，一直在 ...; 788 0 0 0

用户371213 2011-7-23 23:13: FPGA的GTP信号PCB布线要点; FPGA的GTP信号PCB布线要点千兆位级串行I/O技术有着极其出色的优越性能，但这些优越的性能是需要条件来保证的，即优秀的信号完整性。例如，有个供应商报告说 ...; 2989 1 0 1

用户401140 2011-7-23 22:00: Xilinx的EPP与Actel的Smartfusion与Altera的Nios II; 前几天Xilinx公司和我所在院系联合成立了个信号处理联合实验室，xilinx公司的经理给我们做了一个报告，着重介绍了一下他们的zynq-7000 的epp（ Extensible Pr ...; 2271 15 3 18

用户1615925 2011-7-23 16:13: 利用FPGA结合74LS138和74LS148功能; 74138 和 74148 分别是 3-8 译码器和 8-3 编码器。启源师兄让我们结合其功能，意思应该就是一个芯片，当信号从三线端输入，则八线端可以作为输出，此时 ...; 3433 15 2 17

wrhwindboy 2011-7-23 07:37: DES算法的介绍和实现(下); INT32 handle_data(ULONG32 *left , ULONG8 choice) { INT32 number = 0 ,j = 0; ULONG32 *right = left ...; 1786 7 0 7

wrhwindboy 2011-7-23 07:36: DES算法的介绍和实现(中); 三.文件加密解密工具在《DES算法的介绍和实现（上）》一文中，介绍了DES算法的原理，在本文中将给出一个文本文件加密工具的具体实现代码。 3.1 实现的介绍 ...; 1927 7 0 7

wrhwindboy 2011-7-23 07:35: DES算法的介绍和实现(上); 一.DES算法介绍 DES( Data Encryption Standard)算法，于1977年得到美国政府的正式许可，是一种用56位密钥来加密64位数据的方法。虽然56位密钥的DES算法已 ...; 1881 8 0 8

wrhwindboy 2011-7-23 06:59: FIFO 深度！; 如果数据流连续不断则FIFO深度无论多少，只要读写时钟不同源同频则都会丢数； FIFO用于缓冲块数据流，一般用在写快读慢时， FIFO深度 / （写入速率 - 读出速率 ...; 2686 7 0 7

wrhwindboy 2011-7-23 06:51: 用Ｖｅｒｉｌｏｇ实现基于ＦＰＧＡ的通用分频器; 在复杂数字逻辑电路设计中，经常会用到多个不同的时钟信号。介绍一种通用的分频器，可实现 2 ～ 256 之间的任意奇数、偶数、半整数分频。首先简要介绍了 FPGA ...; 3662 6 0 6

用户362167 2011-7-22 17:56: IP内核的新层面; 最近一段时间，在FPGA架构和基础软件设计工具上，我们已经花费太多的工夫，这使得我们忽视了构成FPGA库的IP核。现在，是该进行补救的时候了，因为RF Engine ...; 1409 0 0 0

用户362167 2011-7-22 17:39: Lattice依靠中端产品，平衡设计与外包; Lattice Semiconductor做出了一个很有意思的决定，公司将不再依赖高端性能和高密度的产品，而转向中端FPGA和高性能、低密度CPLD产品。莱迪思新上任的CEO ...; 1122 0 0 0

用户970530 2011-7-22 13:23: 脉冲边沿检测; //************************************************************** module detecedge( clk,rst_n, singalin, singalout ...; 1394 8 0 8

用户970530 2011-7-22 13:23: 时钟与复位设计; module pll_ctrl( clk, clk50M,clk20M,clk5M, rst_n50M,rst_n20M,rst_n5M ); input clk; //50M时钟输入 output ...; 1406 10 0 10

jlx_cuc 2011-7-22 12:58: 由简单的加法器揭秘FPGA底层实现; 近日在用 QuartusII 做时序仿真的时候突然发现了一个奇妙的事情，仔细研究后发现 FPGA 电路的实现原来还有一定的奥秘。首先 ...; 3527 11 2 13

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