FPGA和CPLD-可编程逻辑器件-第255页-面包板社区

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用户1634340 2011-7-30 10:39: 培训六第一部分（flash控制）; 我就说我写的应该不会有错，但看signaltap，怎么一直在写状态里面跳转，查了半天，原来是数字写错了。。。细节啊这次只是最基本的falsh控制，操作他的读写 ...; 1466 11 0 11

用户1254810 2011-7-30 10:24: Xilinx：FPGA带动通信基础设施的革新; “ iPhone 的大规模应用代表了对带宽新需求的出现，为了应对这些需求，就需要通信基础设施的革新，而 FPGA 则成为这一革新的代表。市场对带宽、可 ...; 3144 11 0 11

用户1600457 2011-7-30 09:57: testbench 中仿真时间单位需注意; 最近在仿真时候，总是遇到没有数据的情况。根据以往经验，编写的程序应该是没有什么问题的，因为在很简单的计数都无法获得正常数据。翻开其他正常的工程中我发 ...; 3047 14 0 14

用户291939 2011-7-30 01:27: QUARTUS综合后仿真复位值和代码不一致的思考; 在用 ModelSIM 做 post-synthesis 仿真时遇到一个问题，一个计数器明明复位时给它赋值为 20 ，可是仿真时却显示复位值为 0 ，如 ...; 4836 6 0 6

用户291939 2011-7-29 22:25: SignalTap II逻辑分析仪的使用（包括简单的触发和一些高级触发）; 原文：ALTERA官方英文版。需要的点下载 SignalTap.pdf 。本文由本人原创翻译，水平有限，仅学习所用，有错误请指正。一、例子 ...; 13157 6 6 12

用户362508 2011-7-29 19:46: 用verilog编写的多功能数字钟(ZT; 标题:用verilog编写的多功能数字钟(ZT) 字号 9 pt 10 pt 12 pt 14 pt 16 pt 19 pt 用verilog编写的多功能数字钟2007年07月04日星期三 10:45 module clock ...; 893 3 0 3

用户76946 2011-7-29 16:58: 赛灵思第二款28nm FPGA 产品系列Virtex-7推出; 前不久，赛灵思（Xilinx ）公司推出了该公司第二款28nm FPGA产品— Virtex-7系列的首款产品（ Virtex-7 485T ）。 ...; 2645 10 0 10

用户1401037 2011-7-29 16:12: 关于Quaitus II仿真的问题; 你直接建立一新的波形文件，然后直接保存到项目文件中，记住名字和实体是一样的！当然源程序在这之前要先编译一下！然后直接在波形文件中右击选择Insert中的inse ...; 1060 11 0 11

用户1396350 2011-7-28 11:44: SDRAM控制器调试总结; SDRAM调试总结 SDRAM调试做了很久，也想了很多方法。采用的是特权同学的代码，经过仿真测试，上板调试的时候，串口上总是没有数据，一直为FF。后来在synplify中 ...; 3411 4 3 7

用户412852 2011-7-27 18:28: FPGA学习手记（一） FPGA入门及建立FPGA开发环境; FPGA 学习手记（一） FPGA 入门及建立 FPGA 开发环境一直没有勇气涉足 FPGA 领域，虽说在学院限选课里也学过大规模可编程逻辑器件，接触过 Qu ...; 5589 15 2 17

用户1321251 2011-7-27 09:59: 调试FPGA诡异现象; 板子回来后，首先测试FPGA能否正常下载，并且正常工作。下载成功，用了最简单的测试LED闪烁的程序测试FPGA能否正常工作。这时候有意思的事情出现了，LED并没有 ...; 1645 12 0 12

用户1600457 2011-7-26 21:28: 求助 cyclone iii 在modelsim中仿真RAM 无法实现; 最近在用cyclone iii 的器件编写有关通信模块。我在调用RAM的时候在modelsim中根本无法启动，也就是RAM的时钟都没有。不知道是什么原因。我在modelsim中添加的 ...; 3380 13 2 15

用户1634340 2011-7-26 21:03: 培训五（DDS信号源）; /*DDS信号源 U1:key_code port map(clk,rst,key,seg_data,sel,addr); U2:add32 port map(clk,rst,addr,sum_out); U3:rom1 port map((sel ...; 2416 11 0 11

用户1600457 2011-7-26 20:26: DDS的编写(verilog); 先说说DDS算法的基本原理： DDS是直接式数字频率合成的简称。它在无线通信系统实现中是一门关键技术。其实，DDS在FPGA 中的实现方法说白了就是在定义好的R ...; 6283 15 5 20

用户1600457 2011-7-26 20:19: modelsim仿真时候input数据在testbench中编写的注意点; 这两天翻出前几天编写的DDS的程序，重新改了点，把输出信号选择给去掉了，只留下原来的输出正弦波以及余弦波信号。但是，在modelsim中重新仿真的时候却死活 ...; 3784 14 0 14

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