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用户422901
2011-7-30 20:15
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24.5分频器
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前段时间帮同学做了一个24.5的分频器，效果不是很好。 设计思路有两种： 1。先用锁相环二倍频，再49分频。但这个好想做不到50%占空比，由于时间问题，没有 ...
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用户422901
2011-7-30 20:15
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数字钟
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基于ALTERA DE2 板子写的一个数字钟。
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用户422901
2011-7-30 20:13
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system c &system verilog
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System C(转自百度) 随着半导体技术的迅猛发展，Soc已经成为当今集成电路设计的发展方向。在系统芯片的各个设计中，像系统定义、软硬件划分、设计实现等 ...
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用户422901
2011-7-30 20:12
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可综合的verilog语法子集
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常用的RTL语法结构如下： ☆ 模块声明： module……endmodule ☆ 端口声明：input,output,inout（inout的用法比较特殊，需要注意） ☆ 信号类型：wi ...
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用户422901
2011-7-30 20:12
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关于verilog综合
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一：基本 Verilog中的变量有线网类型和寄存器类型。线网型变量综合成wire，而寄存器可能综合成WIRE，锁存器和触发器。 二：verilog语句结构到门级的映射 ...
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用户422901
2011-7-30 20:12
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Verilog之五：任务、函数及其他
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在verilog中，用户可以定义任务和函数，而且它还内置了一些系统任务和系统函数用于实现某些特定的操作。此外，本章还将介绍一些语法概念，如层次结构、VCD文件 ...
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用户422901
2011-7-30 20:12
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关于FPGA复位可靠性的一些体会
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关于FPGA复位可靠性的一些体会 以前从来没有对FPGA的复位可靠性关注过，想当然的认为应该不会有什么问题。当问题真正出在复位上的时候， ...
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用户422901
2011-7-30 20:11
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wire与reg的区别
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简单来说硬件描述 语言 有两种用途：1、 仿真 ，2、 综合 。 对于wire和reg，也要从这两个角度来考虑。 ************************************************* ...
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用户422901
2011-7-30 20:10
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Quartus II 中常见Warning 原因及解决方法
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1.Found clock-sensitive change during active clock edge at time time on register "name" 原因：vector source file中时钟敏感信号（如：数据，允许 ...
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用户422901
2011-7-30 20:10
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Verilog中的双向端口
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芯片外部引脚很多都使用inout类型的，为的是节省管腿。一般信号线用做总线等双向数据传输的时候就要用到INOUT类型了。就是一个端口同时做输入和输出 ...
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用户422901
2011-7-30 20:10
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异步复位、同步释放
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FPGA设计中常见的复位方式即同步复位和异步复位。在深入探讨亚稳态这个概念之前，特权同学也并没有对所谓的同步复位和异步复位有太多的注意，而在实践中充分感 ...
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用户422901
2011-7-30 20:09
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一篇很好的文章，学verilog的可以好好看看！(转载)
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规范很重要 工作过的朋友肯定知道，公司里是很强调规范的，特别是对于大的设计（无论软件 还是硬件），不按照规范走几乎是不可实现的。逻辑设计 ...
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用户422901
2011-7-30 20:09
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EDA工具使用
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EDA工具的使用 源文件fp.v 激励文件fp_test.v 一．NC+Verdi 1. 修改配置文件 当前用户根目录 .cshrc ls ...
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用户422901
2011-7-30 20:08
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数字IC设计流程
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用户422901
2011-7-30 20:08
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10分频 源代码与仿真激励
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本代码为EDA工具的实验代码。 有些有特定的编码规则（如用finish不用stop, 不加`timescale 1ns\1ps等） module fp(clk,rst_n, fm); input clk; i ...
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