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用户1600457
2011-8-3 20:10
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fir低通滤波器的编写（串行）
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这几天编写了一个FIR低通滤波器，也算一波三折啊。主要是对FPGA内部的数据运算不熟，在FPGA中是没有负数的说法的，确切的说应该是硬件没有负数的概念，FPGA是硬 ...
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用户364627
2011-8-3 18:19
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verilog中reg和wire类型的区别和用法
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reg相当于存储单元，wire相当于物理连线 Verilog 中变量的物理数据分为线型和寄存器型。这两种类型的变量在定义时要设置位宽，缺省为1位。变量的每 ...
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用户422901
2011-8-3 00:43
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输出延迟一秒的简单xilinx system generator工程
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用xilinx的system generator 实现一秒延迟的电路设计，并生成了ise工程。 输出延迟一秒的简单xilinx system generator工程.rar ...
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用户292187
2011-8-2 20:08
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wire 和assign有什么区别
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reg 与 寄存器 实际上应该反过来讲： － 如果要综合寄存器，需要同时满足俩个条件： 1。定义为reg, 2. 在always @posedge(negedge) block中赋值 － ...
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用户374618
2011-8-1 11:40
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FPGA创新工艺和架构大幅改善功耗、性能和成本问题
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随着系统设备功能要求的不断增加，系统级芯片的设计愈趋复杂，并且在设计周期、灵活度和 NRE 成本等方面都面临着更大的挑战。这一趋势使得 FPGA 器件在电路设 ...
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用户1634340
2011-8-1 11:20
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UART简单传输
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待会儿再结合falsh写下，这个简单的传输不注意细节同样搞死人 实现功能：电脑通过串口调试助手传送数据，然后fpga将接受到的数据再传送回来显示到串口调试 ...
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FPGADeveloper
2011-7-31 10:43
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转--在UltraEdit中高亮显示Verilog文档
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/L6"Verilog" XML_LANG Noquote Block Comment On = !-- Block Comment Off = -- File Extensions = V VHD /Delimiters = ~!@%^*()-+=|\/{} + + + +(" /C1 ...
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用户1634340
2011-7-30 21:21
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培训六 第二部分（PS2键盘编码）
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PS2键盘扫描码分为通码和断码，按下发送通码，松开发送断码，这期间肯定有抖动，接收通码，然后根据通码（8位）判断按下的是哪个键 最后一个应 ...
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用户422901
2011-7-30 20:18
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基于MATLAB/DSP Builder DSP可控正弦信号发生器设计
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本节以正弦波发生模块的设计为例（图 4-2），它由 4个部分构成：InCount是阶梯信号发生模块，产生线性递增的 地址信号，送往 SinLUT。SinLUT是一个正弦函数值 ...
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用户422901
2011-7-30 20:17
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一位全加器
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一位全加法器设计 第一种： module add(a,b,cin,sum,cout); input a,b,cin; output sum,cout; ...
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用户422901
2011-7-30 20:17
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3--8译码器
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module decoder(out,in); output out; input in; reg out; always @(in) begin case(in) ...
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用户422901
2011-7-30 20:15
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24.5分频器
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前段时间帮同学做了一个24.5的分频器，效果不是很好。 设计思路有两种： 1。先用锁相环二倍频，再49分频。但这个好想做不到50%占空比，由于时间问题，没有 ...
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用户422901
2011-7-30 20:15
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数字钟
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基于ALTERA DE2 板子写的一个数字钟。
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用户422901
2011-7-30 20:13
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system c &system verilog
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System C(转自百度) 随着半导体技术的迅猛发展，Soc已经成为当今集成电路设计的发展方向。在系统芯片的各个设计中，像系统定义、软硬件划分、设计实现等 ...
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用户422901
2011-7-30 20:12
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可综合的verilog语法子集
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常用的RTL语法结构如下： ☆ 模块声明： module……endmodule ☆ 端口声明：input,output,inout（inout的用法比较特殊，需要注意） ☆ 信号类型：wi ...
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