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用户422901
2011-7-30 20:07
加法器流水线和分流水线 的实现代码
// 加法器的分流水线实现 module adder8(cout,sum,clk,cina,cinb,cin); input cina,cinb; input clk,cin; output sum; output ...
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2011-7-30 16:19
解决Modelsim SE 导入注册码错误问题
电脑用户名为中文造成Modelsim SE读取注册文件错误 今天安装Modelsim SE6.5的时候,使用网上的破解软件破解;发现使用Modelsim License Wizard导 ...
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用户1254810
2011-7-30 11:52
Altera:光纤互联技术满足带宽和成本需求
“每个人都希望拥有更多的带宽,而目前铜线连接在速率瓶颈、数据丢失和较高的成本等方面的问题已让设计者越来越头疼”, Altera IC 工程副总裁 Bradl ...
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用户412852
2011-7-30 10:51
FPGA学习手记(二) 简单功能仿真及Verilog基础电路设计
FPGA 学习手记(二) 简单功能仿真及 Verilog 基础电路设计 看了某兄的一篇文章,讲到学 FPGA 切不可急功近利,大概是受到 STM32 ...
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用户1634340
2011-7-30 10:39
培训六第一部分(flash控制)
我就说我写的应该不会有错,但看signaltap,怎么一直在写状态里面跳转,查了半天,原来是数字写错了。。。 细节啊 这次只是最基本的falsh控制,操作他的读写 ...
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用户1254810
2011-7-30 10:24
Xilinx:FPGA带动通信基础设施的革新
“ iPhone 的大规模应用代表了对带宽新需求的出现,为了应对这些需求,就需要通信基础设施的革新,而 FPGA 则成为这一革新的代表。市场对带宽、可 ...
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用户1600457
2011-7-30 09:57
testbench 中仿真时间单位需注意
最近在仿真时候,总是遇到没有数据的情况。根据以往经验,编写的程序应该是没有什么问题的,因为在很简单的计数都无法获得正常数据。翻开其他正常的工程中我发 ...
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用户291939
2011-7-30 01:27
QUARTUS综合后仿真复位值和代码不一致的思考
在用 ModelSIM 做 post-synthesis 仿真时遇到一个问题,一个计数器明明复位时给它赋值为 20 ,可是仿真时却显示复位值为 0 ,如 ...
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用户291939
2011-7-29 22:25
SignalTap II逻辑分析仪的使用(包括简单的触发和一些高级触发)
原文:ALTERA官方英文版。需要的点下载 SignalTap.pdf 。 本文由本人原创翻译,水平有限,仅学习所用,有错误请指正。 一、 例子 ...
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用户362508
2011-7-29 19:46
用verilog编写的多功能数字钟(ZT
标题:用verilog编写的多功能数字钟(ZT) 字号 9 pt 10 pt 12 pt 14 pt 16 pt 19 pt 用verilog编写的多功能数字钟2007年07月04日 星期三 10:45 module clock ...
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用户76946
2011-7-29 16:58
赛灵思第二款28nm FPGA 产品系列Virtex-7推出
前不久, 赛灵思 (Xilinx )公司推出了该公司第二款28nm FPGA产品— Virtex-7系列的首款产品( Virtex-7 485T )。 ...
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用户1401037
2011-7-29 16:12
关于Quaitus II仿真的问题
你直接建立一新的波形文件,然后直接保存到项目文件中,记住名字和实体是一样的!当然源程序在这之前要先编译一下!然后直接在波形文件中右击选择Insert中的inse ...
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用户1396350
2011-7-28 11:44
SDRAM控制器调试总结
SDRAM调试总结 SDRAM调试做了很久,也想了很多方法。采用的是特权同学的代码,经过仿真测试,上板调试的时候,串口上总是没有数据,一直为FF。后来在synplify中 ...
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用户412852
2011-7-27 18:28
FPGA学习手记(一) FPGA入门及建立FPGA开发环境
FPGA 学习手记(一) FPGA 入门及建立 FPGA 开发环境 一直没有勇气涉足 FPGA 领域,虽说在学院限选课里也学过大规模可编程逻辑器件,接触过 Qu ...
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用户1321251
2011-7-27 09:59
调试FPGA诡异现象
板子回来后,首先测试FPGA能否正常下载,并且正常工作。下载成功,用了最简单的测试LED闪烁的程序测试FPGA能否正常工作。这时候有意思的事情出现了,LED并没有 ...
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