FPGA和CPLD-可编程逻辑器件-第251页-面包板社区

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Hoki 2011-8-5 13:50: Synplify Pro与QuartusII的那些事儿; 在初学 FPGA 时，总是看别人发的日志，别人分享的经验，受益颇丰！接触了几年后，感觉 FPGA 还算入门，在阅读 riple 、特权等大牛的日志中发现其实 ...; 6103 21 2 23

用户292187 2011-8-5 12:48: 使用ModelSim對Megafunction或LPM作仿真; 最近在做一个数据采集的项目，需要跨时钟域传输数据，自然要用到DCFIFO，主要参考一下文章 http://www.cnblogs.com/oomusou/archive/2009/02/17/modelsim_megafu ...; 1965 7 0 7

用户548323 2011-8-5 07:57: 学习FPGA; 好好学习FPGA 努力中！！！; 654 2 0 2

用户320092 2011-8-4 11:09: 【引用】引用 NIOS II 常见问题总结; 【引用】引用 NIOS II 常见问题总结 2010-12-20 14:40:14 | 分 ...; 2572 9 0 9

用户1600457 2011-8-3 20:10: fir低通滤波器的编写（串行）; 这几天编写了一个FIR低通滤波器，也算一波三折啊。主要是对FPGA内部的数据运算不熟，在FPGA中是没有负数的说法的，确切的说应该是硬件没有负数的概念，FPGA是硬 ...; 2098 19 1 20

用户364627 2011-8-3 18:19: verilog中reg和wire类型的区别和用法; reg相当于存储单元，wire相当于物理连线 Verilog 中变量的物理数据分为线型和寄存器型。这两种类型的变量在定义时要设置位宽，缺省为1位。变量的每 ...; 9540 4 0 4

用户422901 2011-8-3 00:43: 输出延迟一秒的简单xilinx system generator工程; 用xilinx的system generator 实现一秒延迟的电路设计，并生成了ise工程。输出延迟一秒的简单xilinx system generator工程.rar ...; 1777 8 0 8

用户292187 2011-8-2 20:08: wire 和assign有什么区别; reg 与寄存器实际上应该反过来讲：－如果要综合寄存器，需要同时满足俩个条件： 1。定义为reg, 2. 在always @posedge(negedge) block中赋值－ ...; 3342 9 0 9

用户374618 2011-8-1 11:40: FPGA创新工艺和架构大幅改善功耗、性能和成本问题; 随着系统设备功能要求的不断增加，系统级芯片的设计愈趋复杂，并且在设计周期、灵活度和 NRE 成本等方面都面临着更大的挑战。这一趋势使得 FPGA 器件在电路设 ...; 2093 9 0 9

用户1634340 2011-8-1 11:20: UART简单传输; 待会儿再结合falsh写下，这个简单的传输不注意细节同样搞死人实现功能：电脑通过串口调试助手传送数据，然后fpga将接受到的数据再传送回来显示到串口调试 ...; 1423 11 1 12

FPGADeveloper 2011-7-31 10:43: 转--在UltraEdit中高亮显示Verilog文档; /L6"Verilog" XML_LANG Noquote Block Comment On = !-- Block Comment Off = -- File Extensions = V VHD /Delimiters = ~!@%^*()-+=|\/{} + + + +(" /C1 ...; 1357 5 0 5

用户1634340 2011-7-30 21:21: 培训六第二部分（PS2键盘编码）; PS2键盘扫描码分为通码和断码，按下发送通码，松开发送断码，这期间肯定有抖动，接收通码，然后根据通码（8位）判断按下的是哪个键最后一个应 ...; 2663 12 1 13

用户422901 2011-7-30 20:18: 基于MATLAB/DSP Builder DSP可控正弦信号发生器设计; 本节以正弦波发生模块的设计为例（图 4-2），它由 4个部分构成：InCount是阶梯信号发生模块，产生线性递增的地址信号，送往 SinLUT。SinLUT是一个正弦函数值 ...; 7539 11 0 11

用户422901 2011-7-30 20:17: 一位全加器; 一位全加法器设计第一种： module add(a,b,cin,sum,cout); input a,b,cin; output sum,cout; ...; 3368 7 0 7

用户422901 2011-7-30 20:17: 3--8译码器; module decoder(out,in); output out; input in; reg out; always @(in) begin case(in) ...; 2390 7 1 8

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