FPGA和CPLD-可编程逻辑器件-第298页-面包板社区

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用户1355722 2010-12-8 21:30: Timequest时序分析; Timequest时序分析，是应该好好搞一下; 1292 4 0 4

特权ilove314 2010-12-7 21:42: 特权和你一起学NIOS2 第五章实战演练之时序收敛 part12完; 4419 8 13 21

用户1374002 2010-12-7 14:02: # FPGA大公司面试笔试数电部分，看看你会多少？（zt）; 1：什么是同步逻辑和异步逻辑？（汉王）同步逻辑是时钟之间有固定的因果关系。异步逻辑是各时钟之间没有固定的因果关系。答案应该与上面问题一致 ...; 4883 13 2 15

用户375625 2010-12-7 09:08: 【转】谈谈FPGA设计的20个小贴士。; 很多人在学习FPGA设计，这里转载一个老鸟的博文，谈谈FPGA设计的20个小贴士。 1、状态机的问题，尽量不要写出太大的状态机，宁愿用一些小型的状态机来相互关联 ...; 1189 11 0 11

用户313737 2010-12-6 22:58: 跨时钟域设计2——【Fast to slow clock domain】; 跨时钟域设计中，对快时钟域的Trigger信号同步到慢时钟域，可以采用上面的电路实现，Verilog HDL设计如下： // Trigger signal sync, Fast cloc ...; 2473 5 1 6

用户313737 2010-12-6 22:51: Veriolg HDL设计规范; 规范很重要工作过的朋友肯定知道，公司里是很强调规范的，特别是对于大的设计（无论软件还是硬件），不按照规范走几乎是不可实现的。逻辑设计也是这样： ...; 1361 6 0 6

用户1500115 2010-12-6 21:40: （转）数字IC后端设计流程; 1. 数据准备。对于 CDN 的 Silicon Ensemble而言后端设计所需的数据主要有是 Foundry厂提供的标准单元、宏单元和I/O Pad的库文件,它包括物理库、时序库及网表库 ...; 2800 4 0 4

用户313737 2010-12-5 23:49: 流水线设计总结; 流水线设计一、流水线设计概述流水线设计就是将组合逻辑系统地分割，并在各个部分（分级）之间插入寄存器，并暂存中间数据的方法。目的是提高数据 ...; 1919 9 0 9

用户313737 2010-12-5 23:49: 跨时钟域设计1——【Slow to fast clock domain】; 跨时钟域设计是FPGA设计中经常遇到的问题，特别是对Trigger信号进行同步设计，往往需要把慢时钟域的Trigger信号同步到快时钟域下，下面是我工作中用到 ...; 3142 11 1 12

用户220111 2010-12-5 21:42: 图像采集方案中一些技术疑惑，请朋友们帮助（FPGA+AD9929+CCD(ICX424)）; 图像采集方案中一些技术疑惑，请朋友们帮助（FPGA+AD9929+CCD(ICX424)）熟悉此方案的朋友，请帮忙解答，叩拜！希望朋友们批评指正。方案选择： ...; 1695 3 1 4

用户1609127 2010-12-5 16:27: Verilog HDL 那些事儿 - 全. PDF ver3; 目录：书语 9 第一章前言 11 — — 我眼中的FPGA和Verilog HDL 11 第二章：低级建模 - 基 ...; 6696 10 7 17

用户575829 2010-12-5 15:37: [转]Quartus II 10.0调用ModelSim-Altera 6.5e; 1.Altera官网下载两款软件并安装 2.指定ModelSim-Altera 6.5e的安装路径。打开Quartus II 10.0软件，新建工程和文件并保存，然后在菜单栏选择 tools- ...; 3301 10 0 10

用户1500115 2010-12-3 15:29: 【转】两段式和三段式Verilog状态机; 三段式状态机：时序电路的状态是一个状态变量集合，这些状态变量在任意时刻的值都包含了为确定电路的未来行为而必需考虑的所有历史信息。状态机采用Ver ...; 10900 4 0 4

特权ilove314 2010-12-3 14:15: 特权和你一起学NIOS2 第五章实战演练之时序收敛 part11; 3243 10 0 10

用户608696 2010-12-3 12:03: VHDL电子时钟程序; 最近收到网上朋友们来信咨询如何设计电子时钟，也有很多热心朋友把他设计的时钟或时钟程序发给我。因时间和水平有限不能一一回复和审查到底哪些是合格或是网络 ...; 1052 0 1 1

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