FPGA和CPLD-可编程逻辑器件-第297页-面包板社区

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用户282447 2010-11-27 18:58: tft verilog驱动; 使用的TFT为群创7寸液晶屏AT070TN83,分辨率为800*480FPGA为ep1c6q240c8，晶振为50M 首先介绍一下TFT接口 1和2脚VL ...; 6674 10 2 12

用户1278632 2010-11-27 13:27: EDK下chipscope的使用; 前言 Chipscope是xilinx公司的嵌入式逻辑分析仪，和Altera的signal tap II一样，是一种通过JTAG接口探测FPGA内部信号的工具，比起外部逻辑分析仪，它用起来更 ...; 5483 13 0 13

真大虫无双 2010-11-27 13:02: 【原创】怎么在NIOS中快速定位找到宏定义的声明位置？; 先引用一下这位仁兄的日志：源地址： http://maozheng11.blog.hexun.com/42962227_d.html --------------原------------------文----------------------- ...; 3384 13 0 13

huotingtu_505472073 2010-11-26 13:04: 【转】VHDL设计中电路简化问题的探讨; 近年来，随着集成电路技术的发展，用传统的方法进行芯片或系统设计已不能满足要求，迫切需要提高设计效率。在这样的技术背景下，能大大降低设计难度的VHDL设计方 ...; 1352 6 0 6

huotingtu_505472073 2010-11-26 13:04: 【转】在PLD开发中提高VHDL的综合质量; 引言　　随着计算机与微电子技术的发展，电子设计自动化EDA（Electronic Design Automation）和可编程逻辑器件PLD（Programmable Logic Device）的发展都非 ...; 1161 5 0 5

huotingtu_505472073 2010-11-26 13:03: 【转】VHDL设计的消抖与滤波; 在同一块电路板上，由于信号线的走线过长而产生的高频毛刺我们可以通过在接近输入端串联一个100欧左右的电阻来滤除。但是对于板外信号，或者板内其他干扰造成较 ...; 1298 5 0 5

huotingtu_505472073 2010-11-26 13:02: 【转】分频器的VHDL描述; 在数字电路中，常需要对较高频率的时钟进行分频操作，得到较低频率的时钟信号。我们知道，在硬件电路设计中时钟信号时非常重要的。下面我们介绍分频器的 ...; 1399 6 0 6

huotingtu_505472073 2010-11-26 13:02: 【转】VHDL秒表计时器; 本秒表计时器用于体育竞赛及各种要求有较精确时的各领域。此计时器是用一块专用的芯片，用VHDL语言描述的。它除开关、时钟和显示功能以外，它还包括1/100s计 ...; 1988 6 0 6

huotingtu_505472073 2010-11-26 13:01: 【转】在测控系统中用IP核实现D/A转换; 摘要：采用数字化技术、在测控系统中用IP核实现D/A转换，并且在1片可编程逻辑器件中实现。它不受温度的影响，既可保持高分辨率，又可降低对电路精度和稳定度的要 ...; 1303 5 0 5

huotingtu_505472073 2010-11-26 13:00: 【转】n.5分频的VHDL实现; 这种分频需要对输入时钟进行操作。基本的设计思想：对于进行n+0.5分频，首先进行模n的计数，在计数到n-1时，输出时钟赋为‘1’，回到计数0时，又赋为0，因此， ...; 1245 6 0 6

huotingtu_505472073 2010-11-26 12:58: 【转】数字信号发送和接收的VHDL源码; 【数字信号的发送和接收】：设计一个5位数字信号的发送和接收电路，把并行码变为串行码或把串行码变为并行码，串行偶校验检测器可通过异或实现。在数据接收端， ...; 1827 5 0 5

huotingtu_505472073 2010-11-26 12:57: 【转】VHDL中Loop动态条件的可综合转化; 引言 VHDL是一种硬件描述语言，于1983年被IEEE制定为国际标准IEEE1076。近年来国内引进和出版了不少教材，使其在国内得到迅速推广。由于VHDL最 ...; 1547 6 0 6

huotingtu_505472073 2010-11-26 12:57: 【转】锁存器 vhdl源程序; 锁存器 vhdl Library IEEE ; use IEEE.std_logic_1164.all ; ENTITY latchinf IS PORT ( enable, data : IN BIT; q : OUT BIT ); END latchinf; ARCHITE ...; 1824 7 0 7

huotingtu_505472073 2010-11-26 12:56: 【转】8位总线收发器74245 vhdl源程序; --8位总线收发器：74245 vhdl -- Octal Bus Transceiver -- This example shows the use of the high impedance literal 'Z' provided by std_logic. -- The ...; 1589 5 0 5

huotingtu_505472073 2010-11-26 12:55: 【转】并串转换之VHDL 源程序; 昨天在论坛上看到有人帖出了他写的并串转换VHDL代码，但是他自己说有问题，但是不知道怎么改。我大概看了一下，发现思路还是比较乱的。于是就写下了我自己 ...; 2169 6 0 6

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