FPGA/CPLD
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huotingtu_505472073 2010-12-29 13:05
【转】如何拆分大的组合逻辑
lflhust:图1是很多为了提高系统时钟采用的拆分大组合逻辑的方法,但是没有提供具体如何拆分的实例。我觉得实例才是重要的。但我不明白在写代码时,如何知道这样 ...
huotingtu_505472073 2010-12-29 12:55
【转】基于VHDL的串口通信程序
-- 本模块的功能是验证实现和PC机进行基本的串口通信的功能。需要在 --PC机上安装一个串口调试工具来验证程序的功能。 -- 程序实现了一个收发一帧10个bit(即无 ...
huotingtu_505472073 2010-12-29 12:54
【转】FPGA和单片机串行通信接口的实现
摘要:本文针对由FPGA构成的高速数据采集系统数据处理能力弱的问题,提出FPGA与单片机实现数据串行通信的解决方案。在通信过程中完全遵守RS232协议,具有较强的 ...
用户1278632 2010-12-29 09:29
ISE与EDK联合设计报错 ERROR:NgdBuild:604 logical block
做一个很简单的测试 在ISE的SCH里调用EDK的symbol,EDK的 功能 也很简单,就是CPU通过串品打印一串字符 首先,我建一个ISE工程 再建一source  sch类型,并 ...
用户375972 2010-12-28 21:18
管中窥豹--Smartfusion
   很高兴,又可以再次坐在电脑前,记录下自己的阅读感受。(不太熟悉博客的文档结构,有些混乱,希望见谅)            通过上图,可以看到S ...
用户375972 2010-12-28 20:23
浅谈开发的感受
    接触FPGA应用开发一个月,一个人低头度过30个日日夜夜,激动过,迷茫过,失落过。年轻气盛,很想在同龄人间做出些成绩,结果却是遇速则不达。上司默默的 ...
用户1049668 2010-12-28 15:56
多时钟域设计和触发器的亚稳态
    目前正在做的东西必须跨时钟域(crossing clock domain),信号非同步的问题很让人头疼。在读资料的时候了解到触发器(flip-flopper)输出会出现亚稳态 ...
特权ilove314 2010-12-27 18:09
国产FPGA试用手记四(时序工具——完)
国产FPGA试用手记四(时序工具——完) 关于时序工具的一些FAE解答:   问:你们的工具是否只提供所有输入输出管脚完全一致的时序约束?如tsu,th,tco,t ...
用户1609127 2010-12-26 14:53
他和它的故事 之 Verilog HDL 模块的沟通
目录 第四章 模块的沟通 4.01 探讨Start_Sig 和 Done_Sig 的协调性 4.02 同步FIFO 实验十七:同步FIFO ...
用户1527113 2010-12-26 11:50
Verilog中的任务与函数(转)
任务和函数有助于简化程序,有点类似与Fortran语言的subroutine和function。 任务和函数的共同点: 1.任务和函数必须在模块内定义,其作用范围仅适用于该模 ...
用户1527113 2010-12-26 10:06
谈谈我对阻塞与非阻塞赋值的看法(一些新手应该注意的问题)
这是在ouravr首发的。。(PS:EDN的图片上传实在是。。。所以先发别处。。) 阻塞赋值,非阻塞赋值,说实话,我刚开始也搞了好久,感觉不能深度把握,还有就是 ...
用户319972 2010-12-25 23:48
闲聊
    不知不觉间迎来了大学毕业后的第一个圣诞节,相比于大学时代的狂欢,今天的圣诞就如同现在的生活——平静淡然。打开校内,发现大家都发出了圣诞不如以前 ...
FPGADeveloper 2010-12-25 00:16
USB-BLASTER 原理图
  USB-BLASTER 原理图 正在加工
用户1355722 2010-12-24 22:12
我怎么感觉转了个圈
        现在越来越感觉好像回到大学时代的状态:从大学2年的FPGA(SOPC)学习、参赛,到毕业后做IC设计,又到现在回到FPGA,并且仍然是从逻辑到Nios做系 ...
用户316356 2010-12-24 14:39
联轴器(coupling)的定义
联轴器(coupling)的定义 联轴器种类繁多,按照被联接两轴的相对位置和位置的变动情况,可以分为:①固定式联轴器。主要用于两轴要求严格对中并在工作中不发生 ...
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