FPGA/CPLD
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用户313224 2011-1-16 16:16
如何将管脚设置为虚拟管脚
如何将管脚设置为虚拟管脚     我们在设计子模块时,运行Full Compilation可能会遇到以下两个问题:     ⑴ 子模块使用的I/O太多,FPGA的I/O资源不 ...
用户1609127 2011-1-14 14:44
我眼中的FPGA和Verilog HDL
第1章:我眼中的FPGA和Verilog HDL 当接触一门新知识的时候,如果在心中没有任何形状,掌握的感觉都是遥不可及的。当然,FPGA 也好 Verilog HDL 也 ...
用户1609127 2011-1-14 14:23
他和它的故事 Verilog HDL 之 反应和调试过程
目录 第七章 反应和调试过程 7.01 输出的珍贵信息 实验二十六:优化vga的同步模块 7.02 迟了一步的数据 ...
用户1609127 2011-1-14 14:17
注意:Verilog HDL 那些事儿 :更新中 ...
最近根据社区的决定,Verilog HDL 那些事儿 已经改版中, 旧版的下载空间我永久关闭了, 拖得越久我越误认子弟,这个活儿不好受,请见谅。 最新的动态请浏览社 ...
用户1130363 2011-1-13 23:34
LATTICE ISPmach4032v 学习板[原创]
LATTICE  ISPMACH LC4032V 学习板,配备可串口下载程序的STC单片机. 通过这个简单的学习板可以掌握单片机+CPLD的基本用法: 如何扩展IO实现锁存器 ...
用户1374002 2011-1-12 15:28
fpga未用管脚怎么处理?
google上搜到了这个文档, 不过只是关于xilinx的coolrunner系列的。 1.文档里有些话实在是读不懂呀!!下面划红线的怎么翻译呢?? 2.不用的管脚设置为三 ...
FPGADeveloper 2011-1-12 09:08
Altera USB-BLASTER
Altera USB-BLASTER调试通过   有需要DIY的朋友, 可以交流下哈
用户314800 2011-1-11 15:53
开始
启动
特权ilove314 2011-1-10 10:50
源同步接口时序分析与相移计算一例
源同步接口时序分析与相移计算一例          曾经有一次,一个朋友在那里感慨:做人真累,要结婚要生子、要买房……。做工程师也很累,有做不完的项 ...
用户1543882 2011-1-9 22:04
开始学FPGA
最近有想学FPGA的冲动,虽然之前有接触了一点FPGA的知识,都只懂皮毛,准备从头开始,一步一步来,从最基础开始。 板子什么都买好了,verilog方面的书也看了不 ...
用户1609127 2011-1-8 14:29
他和它的故事 Verilog HDL 之 仿真前的故事 & 刺激和激励过程
目录 第五章 仿真前的故事 5.01 我眼中的仿真 5.02 激励的故事 5.03 仿真的虚拟环境 5.04 综合和仿真 总结 下载 目录 ...
用户306295 2011-1-7 16:38
FPGA型号含义
      以EP1C6Q240C8为例:     EP是表示Altera公司,     1c是cyclone 1,是一个系列,     6代表6000个逻辑单元,     q是QFP封装, ...
用户317659 2011-1-7 11:32
S2500 PCI EXPRESS X1 FPGA开发平台
该开发实验板采用PCI-E x1接口,为方便用户进行自主开发,提供了80个可用的FPGA IO输入输出,最大32路LVDS接口输入输出,LVDS接口可以到460MBPS,用户可以自行设 ...
用户317659 2011-1-7 11:29
S1800 PCI/PCI-X FPGA开发平台
S1800PCI-X FPGA开发实验板采用32/64位PCI/PCI-X接口,方便用户进行自主开发,用户可以自行设计应用接插板, 如外部A/D数据采集,图象数据处理等系统应用, ...
用户289585 2011-1-6 16:03
Quartus II 中Tsu/Tco 的约束方法(转载)
Quartus II 中Tsu/Tco 的约束方法 技术分类: EDA工具与服务   | 2008-01-10 来源:骏龙科技杭州办事处 邓旭    Tsu / Tco 在 Quartus II 的 ...
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