-
用户282447
2011-1-5 19:42
-
verilog分频
-
fpga程序里经常会遇见给一个50 MHZ的clk，然后产生一个可变频率的clk‘。尤其是在电机控制中，加减速需要便频率，而fpga中除法又比较耗资源。今天看到一个程序 ...
-
-
用户1609127
2011-1-5 18:19
-
我眼中的仿真
-
我眼中的仿真 关于仿真这东西给笔者很纠结。在笔者的眼里，笔者把仿真看成是学习Verilog HDL语言之后的功课。网上常有的一套学习方法就是一边学习用Veril ...
-
-
telantan_858289931
2011-1-5 10:35
-
开博，偷懒发一个老早写的关于OVM验证的文章
-
希望对想用OVM的人有帮助。 attachment download
-
-
用户142112
2011-1-4 23:43
-
IEEE Verilog 2001标准翻译
-
闲来无聊，想翻译Verilog2001标准，有兴趣的联系我，邮箱 captainliuy@163.com 。英文原版标准见附件。 到现在为止翻译了前两章，如果你在阅读的时候，觉 ...
-
-
用户142112
2011-1-4 21:21
-
FWFT FIFO读操作注意
-
FWFT：First Word Fall Through的缩写，好像是Xilinx的说法，Altera对应的概念是Show-ahead synchronous(SASO)。即数据在rdreq有效之前就有效了，rdreq ...
-
-
用户1444494
2011-1-4 19:50
-
wire与reg的区别?什么时候用wire?什么时候用reg?
-
简单来说硬件描述 语言 有两种用途：1、 仿真 ，2、 综合 。 对于wire和reg，也要从这两个角度来考虑。 ************************************************ ...
-
-
用户1444494
2011-1-4 19:45
-
verilog良好代码编写风格25条
-
良好代码编写风格可以满足信、达、雅的要求。在满足功能和性能目标的前提下，增强代码的可读性、可移植性，首要的工作是在项目开发之前为整个设计团队建立一个命 ...
-
-
chopin1998_511404314
2011-1-4 19:25
-
LinuX 在 FPGA ( nios2 ) 上运行， 使用MMU
-
呵呵， 總算有時間搞搞了， 還比較順利。 分了三部分寫了個howto， 第一個是ready to run的例子 第二個是quartus nios2 硬件工程 第三個是Linux 軟件方面 ...
-
-
用户398889
2011-1-4 16:34
-
《深入浅出玩转FPGA》观后感
-
最近看了特权大侠写的《深入浅出玩转FPGA》，感受颇深。 1、给我最大的感觉就是学好FPGA一定得勤动手，多训练。感觉FPGA中的内容博大精深，需要长 ...
-
-
用户272378
2011-1-3 19:44
-
Error: Can't access JTAG chain
-
发现这个错误的时候，一般我会重新插拔USB下载线，但这次比较顽固。 解决方法是 将USB下载线插在主机后面的U口上，换了几次才好了。 分析可能的原因是供电 ...
-
-
用户1584296
2011-1-2 11:05
-
FPGA的sopc系统中DMA的3种传输方式小结
-
大家都知道DMA有三种传输方式：存储器到存储器、硬件（固定地址）到存储器、存储器到硬件（固定地址）。这里罗森就将自己做的实验详细介绍给大家，与大家一 ...
-
-
用户1584296
2011-1-1 19:43
-
罗森博客报到
-
在元旦之际，我开始了我的博客之旅。想通过博客记录下自己曾经走过的痕迹。我是一名FPGA开发者，热爱FPGA，以及其中的sopc、nios ii程序开发等。希望把自 ...
-
-
用户319263
2011-1-1 17:05
-
很好玩的一段verilog代码
-
VGA显示/640*480/60Hz刷新频率 代码如下一共三段 1段 module VGA_ball(clk,rst_n,VGA_B,VGA_G,VGA_R,VGA_BLANK_N,VGA_CLK,VGA_SYNC_N,VGA_HS,VGA_VS,ba ...
-
-
用户1480864
2011-1-1 00:39
-
modelsim仿真问题
-
modelsim仿真XILINX的ISE逻辑时，会出现IPCORE找不到的情况，即使是库文件都已编译好以后。这时往往让人束手无策。 一个可行的方法是删除.xaw文件，添加 ...
-
-
songmin2_301502101
2010-12-30 22:53
-
PLD设计中添加buf并防止被优化的方法
-
例如：一个PLD设计，里面有直接将一个输入管脚和一个输出管脚连接的做法，如下： //*********************// input a; output b; assign b = a; //*********** ...
-
关闭
站长推荐
/4 
