FPGA和CPLD-可编程逻辑器件-第296页-面包板社区

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用户1583963 2010-12-9 17:09: 基本知识：常用电平标准(TTL、CMOS、LVTTL、LVCMOS、LVPECL、RS232）; 现在常用的电平标准有TTL、CMOS、LVTTL、LVCMOS、ECL、PECL、LVPECL、RS232、RS485等，还有一些速度比较高的LVDS、GTL、PGTL、CML、HSTL、SSTL等。下 ...; 2365 5 1 6

FPGADeveloper 2010-12-9 17:05: Modelsim 6.1 使用交流---1; Modelsim仿真工具是Model公司开发的。它支持Verilog、VHDL以及他们的混合仿真，它可以将整个程序分步执行，使设计者直接看到他的程序下一步要执行的语句 ...; 11922 7 1 8

用户498106 2010-12-9 15:25: FPGA你必须知道的那些事; 转载地址： http://www.cnblogs.com/yuphone/archive/2010/10/28/1863822.html 我常年担任多个有关FPGA学习研讨的QQ群管理员，长期以来很多新入群的菜鸟们总 ...; 1900 7 3 10

用户36690 2010-12-8 23:52: Xilinx Spartan-3与Spartan-3E和Spartan-3A的区别; (1) Spartan-3的特点是高性能，高I/O数量。I/O驱动能力强，最大达36mA（Spartan-3A为24mA）；支持多达24种的I/O标准（Spartan-3E支持18种）；支持DCI（数字控制 ...; 3944 13 0 13

用户1355722 2010-12-8 21:30: Timequest时序分析; Timequest时序分析，是应该好好搞一下; 1251 4 0 4

特权ilove314 2010-12-7 21:42: 特权和你一起学NIOS2 第五章实战演练之时序收敛 part12完; 4361 8 13 21

用户1374002 2010-12-7 14:02: # FPGA大公司面试笔试数电部分，看看你会多少？（zt）; 1：什么是同步逻辑和异步逻辑？（汉王）同步逻辑是时钟之间有固定的因果关系。异步逻辑是各时钟之间没有固定的因果关系。答案应该与上面问题一致 ...; 4817 11 2 13

用户375625 2010-12-7 09:08: 【转】谈谈FPGA设计的20个小贴士。; 很多人在学习FPGA设计，这里转载一个老鸟的博文，谈谈FPGA设计的20个小贴士。 1、状态机的问题，尽量不要写出太大的状态机，宁愿用一些小型的状态机来相互关联 ...; 1113 9 0 9

用户313737 2010-12-6 22:58: 跨时钟域设计2——【Fast to slow clock domain】; 跨时钟域设计中，对快时钟域的Trigger信号同步到慢时钟域，可以采用上面的电路实现，Verilog HDL设计如下： // Trigger signal sync, Fast cloc ...; 2419 4 1 5

用户313737 2010-12-6 22:51: Veriolg HDL设计规范; 规范很重要工作过的朋友肯定知道，公司里是很强调规范的，特别是对于大的设计（无论软件还是硬件），不按照规范走几乎是不可实现的。逻辑设计也是这样： ...; 1315 5 0 5

用户1500115 2010-12-6 21:40: （转）数字IC后端设计流程; 1. 数据准备。对于 CDN 的 Silicon Ensemble而言后端设计所需的数据主要有是 Foundry厂提供的标准单元、宏单元和I/O Pad的库文件,它包括物理库、时序库及网表库 ...; 2721 4 0 4

用户313737 2010-12-5 23:49: 流水线设计总结; 流水线设计一、流水线设计概述流水线设计就是将组合逻辑系统地分割，并在各个部分（分级）之间插入寄存器，并暂存中间数据的方法。目的是提高数据 ...; 1862 8 0 8

用户313737 2010-12-5 23:49: 跨时钟域设计1——【Slow to fast clock domain】; 跨时钟域设计是FPGA设计中经常遇到的问题，特别是对Trigger信号进行同步设计，往往需要把慢时钟域的Trigger信号同步到快时钟域下，下面是我工作中用到 ...; 3088 10 1 11

用户220111 2010-12-5 21:42: 图像采集方案中一些技术疑惑，请朋友们帮助（FPGA+AD9929+CCD(ICX424)）; 图像采集方案中一些技术疑惑，请朋友们帮助（FPGA+AD9929+CCD(ICX424)）熟悉此方案的朋友，请帮忙解答，叩拜！希望朋友们批评指正。方案选择： ...; 1660 3 1 4

用户1609127 2010-12-5 16:27: Verilog HDL 那些事儿 - 全. PDF ver3; 目录：书语 9 第一章前言 11 — — 我眼中的FPGA和Verilog HDL 11 第二章：低级建模 - 基 ...; 6619 10 7 17

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