FPGA/CPLD
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用户313737 2010-12-5 23:49
流水线设计总结
流水线设计 一、流水线设计概述 流水线设计就是将组合逻辑系统地分割,并在各个部分(分级)之间插入寄存器,并暂存中间数据的方法。目的是提高数据 ...
用户313737 2010-12-5 23:49
跨时钟域设计1——【Slow to fast clock domain】
    跨时钟域设计是FPGA设计中经常遇到的问题,特别是对Trigger信号进行同步设计,往往需要把慢时钟域的Trigger信号同步到快时钟域下,下面是我工作中用到 ...
用户220111 2010-12-5 21:42
图像采集方案中一些技术疑惑,请朋友们帮助(FPGA+AD9929+CCD(ICX424))
图像采集方案中一些技术疑惑,请朋友们帮助(FPGA+AD9929+CCD(ICX424))     熟悉此方案的朋友,请帮忙解答,叩拜!希望朋友们批评指正。 方案选择: ...
用户1609127 2010-12-5 16:27
Verilog HDL 那些事儿 - 全. PDF ver3
  目录: 书语        9 第一章        前言        11 —        — 我眼中的FPGA和Verilog HDL        11 第二章:低级建模 - 基 ...
用户575829 2010-12-5 15:37
[转]Quartus II 10.0调用ModelSim-Altera 6.5e
1.Altera官网下载两款软件并安装 2.指定ModelSim-Altera 6.5e的安装路径。打开Quartus II 10.0软件,新建工程和文件并保存,然后在菜单栏选择 tools- ...
用户1500115 2010-12-3 15:29
【转】两段式和三段式Verilog状态机
三段式状态机: 时序电路的状态是一个状态变量集合,这些状态变量在任意时刻的值都包含了为确定电路的未来行为而必需考虑的所有历史信息。 状态机采用Ver ...
特权ilove314 2010-12-3 14:15
特权和你一起学NIOS2 第五章 实战演练之时序收敛 part11
用户608696 2010-12-3 12:03
VHDL电子时钟程序
最近收到网上朋友们来信咨询如何设计电子时钟,也有很多热心朋友把他设计的时钟或时钟程序发给我。因时间和水平有限不能一一回复和审查到底哪些是合格或是网络 ...
用户1278632 2010-12-2 17:58
ucf 约束
之前一直相不明白,为什么从官网下载的AC97的IP不能跑起来,整个IP就像空壳一样,bit_clk输进去,没有任何信号输出来。从IP的RTL来看,即使是IP不连到CPU的BUS ...
用户317928 2010-12-1 19:08
2009rili.cn
泰     波     波     太     百     ...
用户398287 2010-12-1 16:14
可编程模拟器件原理与开发
可编程模拟器件原理与开发 可编程模拟器件(Programmable Analog Device)是近年来崭露头角的一类新型集成电路。它既属于模拟集成电路,又同可编程 ...
特权ilove314 2010-11-29 18:32
特权和你一起学NIOS2 第五章 实战演练之时序收敛 part10
用户309047 2010-11-29 16:42
Can't resolve multiple constant drivers for net **
Can't resolve multiple constant drivers for net **  这种错误一般是由于定义的reg寄存器在多个always中进行赋值。 always是并行执行的,在多个always中 ...
用户1500115 2010-11-29 10:34
如何编写testbench的总结(非常实用的总结)
 1.激励的设置 相应于被测试模块的输入激励设置为reg型,输出相应设置为wire类型,双向端口inout在测试中需要进行处理。 方法1:为双向端口设置中间变量in ...
用户319872 2010-11-28 19:06
偶遇
早上起床把图书馆开放时间搞忘了,白跑了一趟,冷啊!下午14:30准时到图书馆,去的时候已排起长队,没等几分钟,进中文新书阅览室,借阅区往往借不到好书,所以 ...
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