FPGA和CPLD-可编程逻辑器件-第338页-面包板社区

 

FPGA/CPLD

首页 FPGA/CPLD

用户211539 2010-7-31 14:16: QuartusII中状态机编写规则; 合格状态机的条件 1. 表示状态机的信号或变量必须为枚举类型； 2. 状态机的状态转换必须由时钟信号触发，并且由if语句检测上升沿进 ...; 7428 15 1 16

用户211539 2010-7-31 14:10: FPGA复位问题; 一基本概念同步复位和异步复位同步复位就是指复位信号在时钟上升沿到来时，才能有效。否则，不复位异步复位是指无论时钟沿是否到来，只 ...; 3526 15 1 16

用户211539 2010-7-31 14:04: TimeQuest使用和实例; 一．基本 SDC实例 Synopsys设计约束(SDC)格式提供简单而又直接的方法来约束最简单和最复杂的设计。以下是最简单的SDC文件内容，约束设计中的所有时钟(端口 ...; 6772 9 1 10

特权ilove314 2010-7-31 12:24: 榨干FPGA片上存储资源; 榨干FPGA片上存储资源记得Long long time ago，特权同学写过一篇简短的博文《M4K使用率》，文章中提到了Cyclone器件的内嵌存储块M4K的配 ...; 8959 9 1 10

用户1551935 2010-7-30 16:12: 寻找国内的FPGA作品--赛灵思 FPGA 技术社区视频征集活动; 我是赛灵思 FPGA技术社区的小编，近日，社区举办了视频征集活动，之前有看过国外一些优秀FPGA作品的视频。希望国内的工程师，学者等科技人才不要善刀而藏， ...; 823 2 0 2

用户1560945 2010-7-30 12:09: 【FPGA黑金开发板】给FPGA黑金开发板穿了件马甲; 黑金动力社区： http://www.heijin.org; 3939 9 1 10

用户237991 2010-7-29 23:33: 为什么要写testbench？; 我们为什么要写testbench？经常看到论坛里有人问我们为什么要写 testbench ，总是觉得不好回答，下面是整理出来的一些理由供大家参考。与写 ...; 6401 9 2 11

用户1560945 2010-7-29 16:35: 【黑金动力社区】【新品发布】EVTFT36/43,EVGA86液晶模块蓄势待发; 黑金动力社区： Http://www.heijin.org EVTFT / GUI 学习群：115288085 声明：本文为原创作品，版权归本博文作者所有，如需转载，请注明出处由黑金 ...; 3870 11 0 11

用户1049668 2010-7-28 20:44: Hierarchical Wire Load Models(层次结构化的线载模型); Hierarchical Wire Load Models(Comes from DC user guide) 层次结构化的线载模型（来自DC用户手册） DC supports three modes for determining which wire load ...; 7623 12 0 12

用户294713 2010-7-28 20:21: FPGA设计需注意的方方面面; 嵌入式|Linux|WinCE|单片机|ARM|DSP|EDA|FPGA|CPLD|PLC|数电|模电|PCB|硬件设计|软件编程|应用电子技术...... 培训视频教程分类资源，海科资源 http:// ...; 943 4 0 4

特权ilove314 2010-7-28 19:52: 数据吞吐量预估; 数据吞吐量预估最近的工作主要是在一个已经基本定型的产品上做一些优化。所谓优化，除了设计本身，即性能的优化，进一步降低成本应该也 ...; 3481 5 1 6

用户211539 2010-7-28 11:48: ModelSim-Altera破解方法; ModelSim和Quartus II不能共用一个license，所以要另行破解，根据网上的一些文档和我个人的破解过程，整理如下： Step1 ：下载Crack_modelsim.rar破 ...; 13008 16 5 21

用户518753 2010-7-28 11:38: 一篇精简的VCS教程; http://users.ece.utexas.edu/~patt/06s.382N/tutorial/vcs_manual.html 1. Introduction In this class, we will be using the VCS Tool suite from ...; 4689 7 0 7

特权ilove314 2010-7-27 20:00: 守株待兔，收效显著; 守株待兔，收效显著先就事论事，说说特权同学如何守株待兔，再岔开来总结下最近的工作。仿真是FPGA开发过程中必不可 ...; 2291 8 0 8

用户1492841 2010-7-27 16:01: 什么时候产生不必要的锁存器; 在verilog中很容易产生不必要的锁存器，或者说不是预期的锁存器。主要分为以下2点: 其一：if-else语句中，省略else；如： begin if(reset) q = d; en ...; 2364 7 0 7

1 ... 334 335 336 337338339 340 341 ... 500 / 500 页下一页

关闭站长推荐

上一条

/3

下一条