FPGA和CPLD-可编程逻辑器件-第346页-面包板社区

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ash_riple_768180695 2010-6-23 15:53: [译完] Rapid System Prototyping with FPGAs - 4.1; Chapter 4 System Engineering 4.1 Overview Although the system engineering subject matter in this chapter may be applied towards a conventi ...; 5274 8 3 11

ash_riple_768180695 2010-6-23 15:52: 《基于FPGA的快速系统原型开发》评阅人意见; 国庆放假前，riple曾经跟一家出版社联系过翻译出版《基于FPGA的快速系统原型开发》一书的事，经过了一个多月的等待，得到了否定的答复。原因是该 ...; 3618 8 13 21

用户837343 2010-6-23 15:46: 高级篇：第1章可编程逻辑设计指导原则; 第1章可编程逻辑设计指导原则（1）面积和速度的平衡与互换原则。 “面积”指一个设计所消耗FPGA/CPLD的逻辑资源数量：对于F ...; 3715 5 0 5

用户837343 2010-6-23 14:13: 请教RTL阅读器的使用; 在Quartus II下如何使用RTL阅读器？其作用是什么？ RTL阅读器：在设计和调试的优化过程中，可以使用RTL阅读器观察设计电路的综合结果，同时还可以观察原设计 ...; 3499 5 0 5

ash_riple_768180695 2010-6-23 10:28: 维护遗留代码（8）——当riple遇到ripple（行波时钟）; 在补充完整了时序例外约束，排除了虚假时序违规报告之后，设计中的绝大部分时钟都得到了收敛。但是，仍然有部分关键时钟不能收敛，时序余量总的 ...; 6655 10 3 13

用户244280 2010-6-22 22:13: 毛主席词一首; 我很喜欢毛主席的一些诗词，经常去诵读，下面是毛主席的一首词，是红军长征过程中，攻占了娄山关后毛主席写的，词如下：忆秦娥-娄山关 ...; 2766 9 0 9

用户244280 2010-6-22 22:04: 与君分享---我的一首词; 南国冬暖阳花红枝未枯枝未枯好景处处无心留顾十年漫漫寒窗苦满心抱负却无路却无路愁绪千千泪如雨注 ...; 1808 11 0 11

用户244280 2010-6-22 22:03: 我的诗两首; 其一孤坐仰苍穹星辰月当空又是中秋夜愁绪谁能懂其二荔园初夏杨柳垂，晓风拂来破静水，怎奈此景无限悲 ...; 2441 11 2 13

用户1275742 2010-6-22 13:53: XILINX 就是这样快！; 74 今天看到XILINX 的新闻，感觉XILINX 就是这样快！ XILINX 隆重推出新一代7系列 FPGA 7系列FPGA——面向 ...; 1785 3 0 3

ash_riple_768180695 2010-6-22 11:54: 从SignalTap II中获取“最真实”的仿真测试向量; 在实际工作中，经常会遇到这样的情况：在硬件调试中采用SignalTap II反复多次编译并最终捕获到问题的原因时，才会发现，原来这个问题是逻辑问题，是可以 ...; 5923 10 18 28

用户585119 2010-6-21 17:14: verilog学习笔记【触发器】; 程序 module dff(data,clk,q); input data,clk; output q; reg q; always@(posedge clk) q = data;// ...; 2811 0 0 0

用户1501504 2010-6-21 12:24: FPGA学习札记2 -CPLD电子钟硬件和对Verilog的一些认识; 最近工作非常忙，生活上又出了在我这个年纪早该已经淡定的变故，原本打算直接从SOPC开发板入手的，现在改为先做一块以CPLD为核心的数码电子钟，顺便熟悉verilog ...; 2231 0 0 0

ash_riple_768180695 2010-6-21 09:30: 学习Rate-Matching在高速串行通信协议中的应用; Thu Feb 25 2010 08:37:42 GMT+0800 (China Standard Time) 昨天的收获——捕获到了Gigabit Ethernet的/I2/有序集。配置了GXB的IP core，配置 ...; 5364 4 0 4

用户585119 2010-6-20 20:38: verilog学习笔记【译码器】; 程序 module decoder3_8(in,en,out); input in; input en; output out; reg out; always@(in,en ) ...; 2433 0 0 0

用户585119 2010-6-20 19:59: verilog学习笔记【多路复用器】; 程序 module mux4_1(a,b,c,d,s,out); input a,b,c,d; input s; output out; reg out; always@(a,b,c,d,s ) ...; 2290 0 0 0

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