用户585119
2010-6-20 19:31
verilog学习笔记【阻塞赋值】
阻塞赋值和非阻塞赋值。 阻塞赋值:= 非阻塞赋值:= verilog有持续赋值(assign)和过程赋值(always、initial)。持续赋值针对网线类型,且只能使用阻塞的 ...
用户585119
2010-6-20 18:52
verilog学习笔记【4位全加器】
程序 module adder(ina,inb,cin,sum,cout); input ina,inb; input cin; output sum; output cout; assign { ...
用户234619
2010-6-20 13:44
翻译About the SinalTap II Logic Analyser
自定义简称: ST II LAE : SinalTap II Logic Analyzer Editor ST II LA : SinalTap II Logic Analyzer ST II : SinalTap II LA : ...
用户124183
2010-6-19 15:41
深入研究Modelsim之使用do文件仿真(1)
Modelsim的仿真功能非常强大,本文介绍使用do脚本仿真单个Verilog或者VHDL文件的操作过程,希望对大家有用! 以带时钟和复位信号的计数器为例,代码如下: ...
用户259295
2010-6-18 23:06
FPGA使用
FPGA并行处理优势无可替代。
用户837343
2010-6-18 18:32
基础篇: 第六章 编程与配置
ByteBlaster II下载电缆 :是在前一代 ByteBlasterMV下载电缆的基础上做了一些改进。最主要的是其供电电压可以支持5V、3.3V、2.5V 、1.8V等几种。ByteBlast ...
用户837343
2010-6-18 17:45
FPGA配置方式【转】
参照 http://apps.hi.baidu.com/share/detail/6593688 1. FPGA器件有三类配置下载方式: 主动配置方式(AS)和被动配置方式(PS)和最常用的(JTA ...
用户585119
2010-6-18 16:07
verilog学习笔记【test bench】
1、在test bench中使用fork...join并行块。它可以声明 绝对时间 ,可以 并行的执行复杂的过程结构 ,如循环或任务。 module inline_ tb; r ...
用户585119
2010-6-18 15:50
verilog学习笔记第一天
第一个程序,计数器 counter.v module couter(clk,rst,counter_out); input clk; input rst; output counter_out; reg co ...
用户585119
2010-6-18 15:48
verilog学习笔记【数据类型】
1、四值逻辑 "0",低电平,地,逻辑假 "1",高电平,逻辑真,电源 "X",被"0"和"1"同时驱动 "Z",高阻,三态,被"X"驱动 2、网线类型 wire类型 ...
用户90712
2010-6-18 10:37
reset
Designing power-up reset sequence and reset structures in a chip is a critical task and there are many issues one needs to be aware of. Incorrect r ...
用户234619
2010-6-16 22:44
同为下降沿,用法却不同
串口接收和 ps2 接收均用到了下降沿检测,但是用法却不尽相同。哪不同?往下看。 图 1 所示为串口接收的一个数据帧( 8 位数据,无校验)。当检测到 ...
fuxiao123_401762695
2010-6-15 09:17
基于FPGA的DVI/HDMI接口实现
在过去几年中,具有高清晰度视频显示器的一些产品大幅度增加。高清晰度视频显示器被集成在这些产品的内部,或者放在产品的外面。原始设备制造商正在期望能够利用 ...
用户1480864
2010-6-13 22:11
Xilinx网站资源导读
Xilinx网站资源导读 2007-10-16 13:20 本文已更新。更新地址: http://www.rickysu.com - 2008.12.19 - Ricky ---------- ...
用户1122702
2010-6-12 17:12
VHDL的有符号运算
VHDL的有符号整型运算 (by Wind330) 最近做了一个色域空间转换的RTL设计,中间有涉及加法、减法、乘法等运算,很好 ...
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