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08-26 133浏览
自动驾驶芯片L1~L5的演进：变革与创新的关键变化解析

2018 年，汽车行业“缺芯”潮来得猝不及防，而后波及所有电子元器件品类，自此汽车电子“一芯难求”成为街头巷尾热议的话题。今天，我们看到经过几年的上游扩产，叠加近期汽车终端市场的不景气因素，缺芯现象得到明显缓解，仅剩下少部分主控芯片依旧维持长交付周期的状态。汽车电动化、智能化下的增量市场相当可观回顾过去，真的只是电子供应链市场周期性波动带来的“缺芯”问题吗?回答是否定的，究其最深层的原因，还是汽车电动化、智能化趋势下电子电气架构变革带来的增量市场上升速度太快，导致车规级芯片市场供不应求，从而产生“缺芯+涨价”的应激反应。汽车芯片主要分为功能芯片、功率器件和传感器三大类。在传统燃油车中，平均芯片搭载量约为 500-600 颗/辆，而随着前面提到的汽车电动化、智能化的演进，平均芯片搭载量已提升至 1000 颗/辆，在新能源车中更是超过了 2000 颗/辆，未来随着电车智能化的升级，还有望提升至 3000 颗/辆，甚至更多。商业价值最大化，L2/L2+是短期内的行业共识作为汽车智能化的核心，近年来自动驾驶技术的发展非常迅速。当前，部分汽车厂商已经推出了具备 L2 级别自动驾驶功能的车型，比如特斯拉 ModelS、广汽新能源 AionS、小鹏 G3、蔚来 ES8、一汽大众探岳、长安 CS75、WEYVV6、吉利缤瑞等。那么，到底什么是 L2 级别自动驾驶呢?事实上，市面上有两套自动驾驶分级标准，分别是 2014 年国际汽车工程师学会(SAE)首发的《SAE J3016推荐实践：道路机动车辆驾驶自动化系统相关术语的分类和定义》，简称《SAE 驾驶自动化分级》;以及 2021 年我国国家市场监督管理总局出台的《汽车驾驶自动化分级》国家标准(标准号：GB/T 40429-2021)。两者的区别在于国家市场监督管理总局、国家标准化管理委员会将 L1 至 L2 级别统称为辅助驾驶，L3 至 L5 级别统则称为自动驾驶。下面，我们以国际标准为例来具体介绍一下。在《SAE 驾驶自动化分级》标准中，自动驾驶被分为 L0 级~L5 级： L0 级：无自动化，纯人工驾驶;L1 级：驾驶支持，以人工操控为主，系统提供适时辅助，常配有制动防抱死系统、车身电子稳定系统等;L2 级：部分自动化，虽然自动驾驶系统能够完成某些驾驶任务，但驾驶者仍需专心于路况，当系统出现差错时需要人为进行纠正，常配有自适应巡航系统、主动车道保持系统、自动刹车辅助系统和自动泊车系统等;L3 级：有条件自动化，某些特定场景下的自动驾驶，车辆自动驾驶系统的优先级高于驾驶员，但是驾驶员可以通过紧急按钮随时取得车辆的控制权，如交通拥堵路段的自动跟车行驶、远程倒车入库等，以在公用路面上完成 L3 级别的自动驾驶车辆奥迪 A8 为例，其搭载了 24 个感应器和 41 种驾驶輔助系统软件;L4 级：高度自动化，在规定的道路和环境中，车辆自动驾驶系统能够自主完成所有的驾驶操作，具备完全处理紧急情况的能力，驾驶员可以做自己想做的事情，如果出了事，责任将全部归属厂商，方向盘、油门、刹车等装置也或被取消;L5 级：完全自动化，在所有道路和条件下，自动驾驶系统都能够完成驾驶任务，应对任何工况，驾驶员全程无需干预，此时也不再有驾驶舱的概念，汽车更像是一个智能机器人。事实上，在2022年之前，全球汽车产业链上的企业对目标场景并没有那么清晰，所以总希望通过算力抬升来实现硬件冗余，而今天当自动驾驶往高阶发展，从L2开始逼近L3，甚至再往上走，技术和产品批量落地面临的最大挑战是需求侧的承受能力，这正在倒逼车厂进行新一轮的成本管控下的系统优化。通过实践证明，这两年L2、L2+级别的自动驾驶将成为车厂标配，这一趋势已形成行业共识。自动驾驶技术演进下，“大芯片”成为标配随着自动驾驶技术的不断演进，不仅车载芯片的数量在逐步增加，在跨域集中式和中央计算式架构中，大芯片正在成为标配，芯片设计的复杂性急剧升高。 2014 年~2018 年间仍以分布式 E/E 架构为主，跨域集中式架构刚起步，主流玩家 Mobileye、英伟达和瑞萨、TI 等传统 MCU 厂商的上车智驾芯片算力大都在 10TOPS 以下，如牢牢占据 L1~L2 级别视觉 ADAS 芯片市场的 Mobileye EyeQ3/Q4 的算力仅为 0.256TOPS 和 2.5TOPS。不过也有特殊的，比如 2016 年搭载于特斯拉 HW2.0 平台的英伟达 Tegra Parker SoC 算力就提高到了 24TOPS，同时把 GPU 路线的自动驾驶 SoC 正式推向市场。 2019年~2023 年间跨域集中式架构发展提速，英伟达开始引领高算力市场，相关电子供应链结构同步发生转变，除了英伟达外，特斯拉自研 FSD 芯片崛起，国产品牌地平线、黑芝麻、芯驰等抓住国产替代窗口开始发力。此时，智驾芯片面向应用场景和汽车终端产品定位出现算力需求分化，行业形成共识，L2/L2+级别自动驾驶在短期内更具商业落地价值，纷纷发力抢占市场。值得一提的是，在 L2/L2+级别的中高算力自动驾驶市场中，算力需求已经达到了 30 TOPS~1000 TOPS 这个范围，比如 2020 年英伟达发布的针对 L2 级别市场的 Xavier 芯片，已上车小鹏 P7/P5 等车型，算力为 30TOPS; 2022 年地平线发布的 J5 芯片，已上车理想、比亚迪、蔚来旗下阿尔卑斯、哪吒等车型，算力为 128TOPS;同年英伟达又针对 L2+级别高阶辅助驾驶车型推出 Orin 芯片，成为主机厂合作的王者，算力为 256TOPS。根据业内人士反馈，Orin 芯片的出现给 Mobileye、地平线、高通、黑芝麻智能、寒武纪等自动驾驶芯片企业带来了空前压力。 EDA 正在助力汽车芯片厂商实现性能和先发优势对于这些大芯片设计厂商而言，如何缩减上市时间取得先发优势，在提高算力、安全等级的同时，改善芯片的 PPA (功耗、性能和面积)，成为共同的追求目标。传统的 EDA 工具常使用“经验法则”，需要设计人员根据直觉和经验进行优化，这种建模和仿真技术存在很多局限性，包括：无法从以前的设计中汲取经验，导致生产力受限且设计不够准确;多次迭代导致设计时间增加;HLS 通常需要更多的时间来完成综合;布局和布线取决于设计师的预测/经验，会增加运行时间;就时间和资源而言，制造成本高昂等。与此同时，车规级芯片的质量在很大程度上取决于底层半导体技术和设计规则，因此对 EDA 又提出了更高的要求。所以对于一颗车规级大芯片而言，为了确保设计的正确性，必须在生产制造前进行大规模的仿真和验证，而芯片的算力规模越大、集成度越高，仿真验证的过程就会越复杂，设计人员需要更快地实现收敛和验证，来降低成本并提高结果质量。同时，传统的随机/自动测试模式生成(ATPG)方案在故障覆盖率方面已经不能满足实际需求。因此，将 AI 和 EDA 融合是大势所趋。 Cadence 作为 EDA 领域的深耕者和领导者，可以提供汽车智能设计所需的全部 EDA 工具、设计流程等，帮助工程师加速自动驾驶设计。同时，通过将 AI/ML 功能融入现有的 EDA 工具中，能够从手动到完全自动化不同等级产生更好、更可预测的结果，助力汽车厂商利用多学科分析和优化(MDAO)技术提高整体设计，从而实现更快速、更优质的结果，系统的精确行为建模也提高了产品保真度和安全性。下面介绍两个 Cadence 在自动驾驶中所提供的典型解决方案——Cadence Tensilica 处理器 IP、Xcelium ML。 Cadence Tensilica 处理器 IP Tensilica 处理器 IP 是 Cadence 根据应用需求量身定制的差异化处理器系列 IP，可满足各类 ADAS 硬件加速平台需求，其 DSP 内核 Tensilica ConnX 支持用于 L2 级别自动驾驶下 ADAS 的激光雷达、毫米波雷达中的高性能数据处理，提供性能、功耗和面积的理想组合，同时其 DSP 处理器 Tensilica Vision 与 Tensilica Al处理器的集成可轻松实现视觉传感器数据处理。对于汽车芯片厂商来说，在将 Tensilica DSP产品集成到系统级芯片的同时，可以快速、轻松地进行软硬件划分的探索分析，满足将来算法的演进同时大大降低CPU，GPU和AI处理器的负载。同时使用 Tensilica Instruction Extension(TIE)语言自动生成处理器扩展和与之匹配的软件工具，并创建特定领域的差异化解决方案。值得一提的是，搭载 FlexLock 的 Tensilica Xtensa 处理器现已通过车规级安全认证，完全符合汽车安全完整性等级 D 标准，提供 ASIL-D 系统级和 ASIL-D 随机故障防护，适用于功能安全(FuSa)应用，可以帮助更多大芯片设计厂商将安全模块集成到 SoC 中，减少模块设计和验证时间，增加产品先发优势。以汽车雷达模块中的 SoC 为例，其通常由多个处理元件组成，包括控制器 CPU 和一个或多个DSP 等。当 SoC 中的晶体管出现随机故障时，包括晶体管或其他物理元件磨损并卡在逻辑“0”或“1”处，由于 α 粒子引起的静态故障导致内存位从“0”翻转为“1”等永久性故障，或是由 SoC 中的信号串扰等噪声引起的瞬态故障等，这些故障都可能发生在与处理器紧密耦合的逻辑门或存储器中的处理元件中，最终造成安全问题。因此，系统设计人员必须设定一个安全目标，即 DSP 中的随机故障不得导致车道标记等物体检测失败。该安全目标将指导设计人员采取适当的安全机制，以便在检测到随机故障时，安全控制器会收到通知并可以采取措施，例如重新初始化 DSP 等。如果 DSP 已经进行处理，则安全控制器负责采取措施确保在 DSP 重新初始化之前/期间达到安全状态。在这种设计中，位于“安全岛”中的安全控制器可以起到安全关键决策的作用。当然，控制器也可能会出现随机故障，如果控制器检测到 DSP 故障，但控制器采取了错误的操作来响应该故障，从而使系统处于不安全状态，这类故障可能会产生严重后果，这种情况下设计人员就需要采用冗余的设计方法，让两个控制器同步运行，来大大降低此类事件发生的可能性。综上，为了实现系统级别的安全目标，像雷达模块中的 SoC 这样的处理器设计是非常复杂的，所以芯片设计企业通常会向可靠的第三方购买 IP，来简化设计流程，提高流片的成功率，而 Tensilica 处理器 IP 是个不错的选择。 Xcelium ML Xcelium Logic Simulation 是 Cadence 为 IP 和系统级芯片验证收敛提供的一款高速的仿真器，可为 SystemVerilog、VHDL、SystemC®、e、UVM、混合信号、低功耗和 X 态传播(X-propagation)提供业内优异的核心引擎性能，从而加快验证吞吐量。其中，Xcelium Machine Learning(ML)App 利用专有的机器学习技术来缩短回归时间，可从以往的回归运行中学习并指导 Xcelium 随机引擎，在实现相同覆盖率的前提下大幅度减少仿真回归周期，或者产生特定覆盖点的激励触发更多的 bug来提高验证质量。同时，Cadence 对特定领域还提供了相应的 App，包括混合信号、基于机器学习的测试压缩和功能安全，可以帮助汽车芯片设计团队尽早实现对 IP 和系统级芯片(SoC)设计的验证收敛，非常适合 Level 2+级以上 SoC设计。瑞萨电子汽车 SoC 业务部杰出工程师 Tatsuya Kamei 对此表示：“将 Xcelium Machine Learning(ML)App 纳入验证流程，有助于我们在紧迫的期限内，通过更少的回归测试来加速完成覆盖率的收敛任务，同时最大限度地提高验证性能和整体验证效率。” 而在这段表述的背后，是瑞萨电子借助Verisium AI-Driven 验证平台，整体调试效率提高了 6 倍，整体随机验证回归缩短了 66%;以及依托Xcelium ML App，实现了回归用例2.2 倍压缩和100% 覆盖率收敛的事实。此外值得一提的是，瑞萨电子在不断使用机器学习进行回归迭代过程中，在实现100% 覆盖率的前提下，将工作量减少了3.6 倍。瑞萨电子利用机器学习大大减少回归运行次数(从 3774次减少到1168 次)，成功在规定时间内实现产品上市。除了节省资源、时间和加速覆盖率收敛外，Xcelium ML Apps 还为瑞萨电子节省了约 27 个工时。写在最后汽车产业的变革还在继续，芯片和电子系统的重要性只会越来越高。不可否认的是，在克服未知挑战的路上缺少不了整个产业链的通力合作，而 EDA 和 IP 将是贡献者链路上重要的一环。

2023-12-04 248浏览
我们聊聊芯片设计、流片、验证、制造、成本的那些事

前言我们聊聊芯片设计、流片、验证、制造、成本的那些事；流片对于芯片设计来说就是参加一次大考。流片的重要性就在于能够检验芯片设计是否成功，是芯片制造的关键环节。

2023-11-17 220浏览
芯片的成本，不仅仅是流片

过去，分析师、顾问和许多其他专家试图估算采用最新工艺技术实现的新芯片的成本。他们的结论是，到了 3nm 节点，只有少数公司能够负担得起——而当他们进入埃范围时，可能没有人可以支付了。过去一段时间的几个流程节点发生了很大变化。越来越多的初创公司正在成功构建先进节点芯片，但其成本远低于那些被高调引用的数字。这些数字的背后是芯片设计和制造方面的一些广泛的变化。他们之中：许多先进节点芯片要么是用于人工智能/机器学习的高度复制的乘法累加处理元件阵列。与将不同组件集成到单个芯片上相比，这些相对简单，需要针对热问题、噪声以及各种用例和应用来表征它们。自这些早期估计产生以来，先进封装已成为主流，它允许芯片制造商将在不同工艺节点开发的芯片或小芯片捆绑在一起，而不是试图将模拟功能推向 5 纳米及以上，这既昂贵又无益。过去，迁移到最新节点可确保性能和功耗的市场领先地位。现在已不再是这种情况。成熟节点的改进以及涉及硬件和软件的架构变化使许多芯片制造商能够推迟迁移到最新节点，至少直到这些流程足够成熟且具有成本效益。早期预估的一大问题是它们是对当时可用的最佳数据的推断。主要来源是 2016 年逐步淘汰的国际半导体技术路线图。在接下来的几年里，芯片设计和制造的基本原理发生了巨大变化。例如，许多人认为所有新芯片都会填满标线，并且设计的尺寸和复杂性将继续增长。在某些情况下，复杂性确实增加了，远远超出了将所有最新功能安装在单个掩模版上的程度。但其中许多新功能是使用最新工艺几何形状和已建立的工艺节点的组合来开发的。在其他情况下，封装中处理元件的数量增加了，但复杂性实际上下降了。软件是另一个定义要素。并非所有软件都需要从头开始开发。此外，还有大量适用于 Arm、NVIDIA 以及越来越多的 RISC-V 设计的现有工具和生态系统。几乎所有大型 EDA 公司都在人工智能/机器学习方面投入巨资，以缩短和改进设计流程，特别是在软件调试以及通过强化学习更有效地利用整个公司的专业知识方面。数字早在 2018 年，即最后一次有人做出此类估计时，IBS 发布了如图 1 所示的图表。该图表将 5nm 芯片的成本定为 5.422 亿美元。如果这是真的，那么今天显然只会生产两到三个芯片，而且可能没有人会关注 3nm 以外的技术。图 1：生产新芯片的成本。来源：IBS 2018 如果我们回顾几年，并将其与 IBS 在 2014 年制作的图表进行比较（见图 2），我们可以看到这些估计值如何随时间变化。图 2：生产新芯片的成本。来源：IBS 2014 16nm/14nm 的估计成本从约 3.1 亿美元增至 1.06 亿美元。再往前追溯，28nm 的价格从大约 8500 万美元增至 5100 万美元。这是否超出了估计成本，或者这反映了一旦新节点变得更加成熟，成本就会急剧下降，这是一个有争议的问题。但如果最新数据按类似金额折算，则 5nm 芯片的成本约为 2.8 亿美元，7nm 芯片的成本约为 1.6 亿美元。Siemens Digital Industries Software营销和业务开发高级总监 Isadore Katz 说道。“如果考虑高通或英伟达建造一款新芯片确实花费了 5.42 亿美元，那么他们和其他一些人可能是唯一真正有能力去做这件事的人。但他们不会制造 5 nm芯片。他们将采用一种架构，在该架构中进行一些创新，作为过渡到新工艺节点的一部分，然后他们将开发一系列在该工艺节点上运行的部件。”很少有公司公布其实际成本，但可以查看公司收到的风险投资，并通过查看他们在发布第一个芯片时消耗了多少钱来找到粗略成本。Achronix 产品规划高级总监尼克·伊利亚迪斯 (Nick Ilyadis) 表示：“Innovium 的初始芯片投入了 1.5 亿美元，然后他们又获得了 1 亿美元的另一轮融资，资助了多代芯片。” “自 2014 年成立以来，Innovium 在 10 轮融资中总共获得了 4.02 亿美元的融资，并且在 2021 年以 10 亿美元的价格出售给 Marvell 时，手头仍有 1.45 亿美元的现金。他们的第三代芯片采用 7 nm工艺制造。”成本的很大一部分是先进入者的学费。Ansys产品营销总监 Marc Swinnen 表示：“与大型数字芯片相关的费用呈爆炸式增长，这就是那些大标题数字的来源。苹果公司创造一款新芯片需要什么：18 个月、数百名设计师、许可证、一套全新的掩模组、先进的工艺。到时候成本就会上升。但如果使用较旧的节点，那么现在这些成本就会低得多。”这些数字中还可能隐藏着一些成本。“确实需要大量投资来重新表征新晶体管的功能，使掩模制造能力到位，了解制造问题，创建提取模型，”西门子的卡茨说。“但是我们正在利用之前节点上的经验教训，一旦我们完成了这些构建块、BSIM-CMG 模型、提取模型、芯片变化和金属化，我们就能够利用参数化、或我们在上层拥有的独立处理技术。”这些数字让其他人感到好奇。“这是我 12 年前创建的图表（见图 3），”Arteris 解决方案和业务开发副总裁 Frank Schirrmeister说道。“我从 IBS 收到了四到五组数据，但无法公布这些数据，所以我创建的图表对支出类别进行了平均。这显示了芯片开发的主要步骤。它沿 x 轴显示了从 RTL 开发到流片的时间线。然后整个项目工作量的百分比位于 y 轴上。” 图 3：制造芯片所需的时间和精力。来源：弗兰克·席尔梅斯特根据图 3，可以考虑其中任何一个是否会随着时间的推移而发生变化，或者是否会随着规模或生产节点的变化而变化。例如，人们经常声称验证成本随着规模的大小呈二次方上升，尽管历史证明这并非事实。“验证成本确实会上升，因为设计越大，模拟所需的时间就越长，需要生成的测试用例就越多，”伊利亚迪斯说。“您可以使用前几代的基线测试，并继续运行它们。然后是与正在添加的附加功能相关的新测试。这需要更多的服务器、更大的服务器、更多的磁盘。它会作为额外成本波及基础设施。”基础设施是否包含在公布的成本中？“关键在于如何理解这些数字的细节，”Arteris 的 Schirrmeister 说道。“所有的软件都包含在其中吗？其中有多少新的 RTL 开发？验证多少？需要买模拟器吗？当你研究一下掩膜的成本时，你会发现，这至少与这些芯片的成本相当。”有些成本确实会随着时间的推移而下降。“当你考虑 IP 的成本时，你要么必须使用内部工程资源来开发它，要么必须获得许可，这意味着你需要向供应商付费，”Ilyadis 说。“通常，许可证附带支持和维护——这就是现金支出。然后是工具成本。每一代都需要一套新的工具，因为布线变得更加复杂或者需要考虑其他事情。有正在开发芯片的团队的人数。另外，还必须构建测试装置，甚至是可以演示的芯片产品。现在我们要讨论芯片本身之外的问题，但所有这些都与实际芯片开发以及将其推向市场所需的内容相关。然后就是不断赠送的礼物——软件。大多数这些芯片都具有某种可编程性。最重要的是制造，包括测试仪、测试夹具和用于进行加速寿命测试的老化夹具。”即使 IP 成本也可能是一个重要的变量，特别是如果您考虑通过购买 IP 节省的时间或与开发 IP 相关的间接成本。“SoC 设计成本和复杂性的增加给计算基础设施带来了更大的压力，” Arm基础设施业务线产品管理高级总监 Brian Jeff 表示。“这正在推动定制芯片的发展趋势，以便为特定工作负载提供专门的处理，并获得大规模的效率节省。通过开发具有可定制基础的 IP，它使 IP 提供商能够承担合作伙伴必须重复设计的许多常见集成、验证和验证任务。这使得合作伙伴能够将资源集中在有助于他们区分和塑造适合其工作负载的完整芯片设计的功能上。在一个示例中，合作伙伴将其高端基础设施 SoC 开发成本降低了 80 个工程年。”许多成本是增量的。“我们不会重新学习流程节点之间的所有内容，”卡茨说。“我们记住我们必须做的事情。我们在参数化或设计工件的表示方面投入了大量资金，从最顶层、测试平台、我们描述 IP 的方式、我们表达自定义逻辑和加速器的方式，一直到我们如何布局单元。我们了解必须在哪些地方进行调整，并且有旋钮和旋钮可以进行纠正。节点之间没有人从零开始。即使我们改变晶体管表面的工作方式，或者重新组织第一级个性化金属的工作方式，我们也确实需要花费额外的时间来表征。我们需要花费额外的时间来了解如何提取它，并且我们可能必须对我们的单元设计进行小而适度的调整以适应它。但基本的拓扑结构就在那里。”成熟的 IP 将可在多代芯片中重复使用。英特尔、AMD、Marvell、博通、NVIDIA 和高通等公司内部开发了很多 IP。其中一些以小芯片的形式出现，可以在预先确定的架构中对其进行全面表征和重复使用。其代价是需要内部专业知识，但该领域的惊喜也较少，并且没有许可成本。 EDA 的成本每个节点都会产生一些新的问题和挑战，这通常需要 EDA 供应商对新工具或流程的创建进行大量投资。当节点是新的时，许多工具都是粗糙的，解决方案是与任何可以解决问题的技术拼凑在一起的。随着时间的推移，行业会了解什么有效，什么无效，流程得到改善，最终实现自动化。“许多挑战都可以通过蛮力来克服，”Ansys 的 Swinnen 说道。“他们利用了可用的工具和足够多的人员，并使其发挥作用。这需要与供应商密切合作。这不是一个可以提供给常规主流芯片设计人员的流程。随着时间的推移，我们向他们学习，他们也向我们学习。工具变得更好，自动化程度更高，粗糙的边缘已被消除，中间的手动步骤也已减少。这使得生产力大大提高。”不过，今天行之有效的方法在未来可能行不通。“你必须计划一系列事情，”卡茨说。“我参与了计时、过程变化和地弹方面的工作。当您将电压阈值降低到 1V 以下时，其中许多问题就会成为问题。当我们进入 14 nm时，这是未知的。今天终于明白了。人们了解设计的时序或布局可能会出现什么问题。他们了解金属对延迟和定时的贡献必须注意的因素，并且他们也越来越意识到一些物理副作用、对毛刺噪声的敏感性、对泄漏。这些都添加到了剧本中。该手册将引导您了解过去 10 或 15 年中的每一个陷阱。你如何解决这些问题？你如何自动化这些？或者说，你是如何设计这些的？”另一张值得重新审视的旧图表如图 4 所示。Andrew Kahng 和 Gary Smith 在 2001 年对设计成本进行了分析，以显示新的 EDA 开发如何影响生产力。该报告由 ITRS 于 2002 年发布。图 4：2001 年 ITRS 的新设计成本模型。来源：2002 年质量电子设计国际研讨会论文集虽然这展示了从未出现过的未来技术，例如 ESL，但其他技术却出现了。ITRS 的后续出版物表明，开发成本确实保持一定程度的静态，随着时间的推移，成本只会略有增加。图 5（下）是 2013 年的图表。图 5：EDA 对 IC 设计成本的影响。来源：安德鲁·康，2013 年开发成本确实会上升，特别是对于新节点。“工具变得越来越复杂，并且必须根据设计尺寸进行扩展”Ilyadis 说。“通常情况下，这些更新的工具可能会一代又一代地增加 25% 的成本，而这正是工具公司赚钱的地方。他们必须进行开发，必须在工具中投入工作，以使它们与下一代 IP 兼容，无论出现什么新挑战，因此他们都会将开发成本作为增加的许可费转嫁出去。”但对于主流开发者来说情况并非如此。“在半导体设计的经济学中，EDA 工具的成本从来都不是一个关键考虑因素，”Swinnen 说。“这是人们必须担心的成本因素，但在芯片设计的整体经济性中，EDA 从来都不是决定因素。这是制造业。EDA 对设计成本的影响更多的是生产力。”可以看到与 EDA 工具相关的基础设施成本迅速增加。“随着人工智能被引入工具套件中，人们很容易开始对设计空间进行更多探索，”Schirrmeister 说。“图表中的每个数据点都意味着在云中运行的额外容量和周期。为了获得最佳实施，您现在花费更多的计算工作。过去是人员乘以时间和一些基础设施成本，现在正在成为成本的重新分配，其中计算成本本身在整体成本方程式中扮演着更高的角色。” 结论迄今为止，没有一款芯片的成本能够达到公开数据中显示的水平，因为没有一款芯片能够真正从一张白纸开始。这个行业的一切都基于知识产权的重用，其中一些与 IP 块相关，一些与 BSIM 模型相关，一些在创办新公司的工程师的头脑中。对于总是建立在大量代码库之上的软件行业来说，即使不是更多，也是如此。但这些数字对于前沿设计来说是正确的数量级。了解与开发相关的总成本非常重要，而不仅仅是关注流片。

2023-11-02 1015浏览
探究芯片设计的挑战与难点

芯片作为现代电子产品的核心部件，一直充当着“大脑”的位置，其技术含量和资金极度密集，生产线动辄数十亿上百亿美金。

2023-10-16 295浏览
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2023-02-28 376浏览
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2022-10-26 403浏览
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2022-10-17 289浏览

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