FPGA和CPLD-可编程逻辑器件-第194页-面包板社区

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用户440589 2013-6-5 17:13: FPGA设计者的5项基本功; 引自EDN博客: riple 记得《佟林传》里，佟林练的基本功是“绕大树、解皮绳”，然后才练成了什么“鬼影随行、柳叶绵丝掌”。在我看来，成为一名 ...; 1102 20 0 20

仿真验证 FPGA 基本功时序分析

特权ilove314 2013-5-31 19:51: VGA接口时序约束-中; VGA 接口时序约束 - 中 SF-VGA 模块购买地址： http://myfpga.taobao.com/ 好，有了这些信息，我们可以分析一 ...; 5814 11 4 15

fpga 特权

特权ilove314 2013-5-31 19:47: VGA接口时序约束-下; VGA 接口时序约束 - 下 SF-VGA 模块购买地址： http://myfpga.taobao.com/ 如此这般约束之后，我们可以重新编 ...; 2264 14 2 16

fpga

用户1669062 2013-5-31 10:43: 关于自适应FIR滤波器的FPGA设计; 最近在学习进行自适应FIR滤波器的设计，下面是参考别人的设计“基于LMS算法的自适应噪声抵消器”，稍作修改之后得到的。阶数n=8；算法步 ...; 2190 22 0 22

fpga lms 自适应收敛定标截位步长

用户1715654 2013-5-30 19:12: 评论：@赵之雷's Blog 博客中提到的“不错的Modelsim se 仿真altera库的总结”; .; 509 0 0 0

特权ilove314 2013-5-30 09:07: VGA接口时序约束-上; VGA 接口时序约束 - 上 SF-VGA 模块购买地址： http://myfpga.taobao.com/ SF-VGA 模块板载 VGA 显示器 D ...; 3916 17 0 17

fpga 特权

残弈悟恩 2013-5-30 00:06: nios2中的main()和alt_main() (2012-09-20 22:41:37); 转载，时间仓促，只能…… 最近使用接触到alt_main()，发现会有很多问题，还好网上有些大侠已经给出了解决方法 Introduction ...; 986 23 0 23

nios

残弈悟恩 2013-5-29 23:59: 读书小记（一） (2012-11-05 22:37:20); quartusii_handbook第五章小结： 1.组合逻辑。 2.时序逻辑。 3.时序约束。锁存器和 ...; 958 22 0 22

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用户1431377 2013-5-29 15:00: verilog 学习资料; verilog学习的权威资料; 1027 16 0 16

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用户1431377 2013-5-29 14:41: 讨论VHDL与verilog 的不同; 1. 在verilog 中在always@（ posedge clk）能写出组合电路吗 module verilog_test(clk,a,data,asy_rst); input clk; ...; 1112 20 0 20

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用户1431377 2013-5-29 14:40: 讨论VHDL与verilog 的不同; 1. 在verilog 中在always@（ posedge clk）能写出组合电路吗 module verilog_test(clk,a,data,asy_rst); input clk; ...; 1062 23 0 23

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coyoo 2013-5-28 15:49: 有计划写一本关于ALTERA FPGA开发设计提高方面的书; 计划写一本关于Altera器件开发设计方面的书，整理了一个目录，希望大家多给一些建议和意见！！！ ALTERA FPGA设计提高第一章好好准备你的F ...; 1765 16 10 26

fpga altera

bitao1983_395643617 2013-5-26 22:26: FPGA中亚稳态——让你无处可逃; http://www.cnblogs.com/linjie-swust/archive/2012/01/07/YWT.html 1. 应用背景 1.1 亚稳态发生原因 ...; 1060 14 0 14

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bitao1983_395643617 2013-5-26 22:24: FPGA中逻辑复制; http://www.cnblogs.com/linjie-swust/archive/2012/03/27/FPGA_verilog.html 　　在FPGA设计中经常使用到逻辑复制，逻 ...; 1041 14 0 14

fpga

bitao1983_395643617 2013-5-26 21:53: 非法状态机; 根据Altera的资料，状态机进入非法状态的原因有两种： 1、状态机的状态转换条件判断信号如果是异步时钟域信号，很容易产生亚稳态，使状态机进入非法状态。 ...; 1552 13 0 13

状态机时钟

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