FPGA和CPLD-可编程逻辑器件-第196页-面包板社区

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用户436722 2013-4-24 17:19: [博客大赛]moore状态机和mealy状态机; 状态机分为moore状态机和mealy状态机。 Mealy 状态机的输出信号是当前状态和所有输入信号的函数， mealy 状态机的输出时在输入变化后立即发生变 ...; 1235 12 1 13

fpga 博客大赛

用户1653939 2013-4-24 13:40: 利用FPGA实现视频显示接口; 视频显示器市场分为：大批量应用，如台式机、笔记本显示器和电视机面板；中等批量应用，如小型人机接口(HMI)面板和大尺寸数字标牌。本文将探讨的是大尺寸显示器 ...; 1299 18 0 18

HDMI 视频显示接口 FPGA HMI

wxg1988 2013-4-23 09:10: 【博客大赛】FPGA扫盲知识; 目前以硬件描述语言（Verilog 或 VHDL）描述的逻辑电路，可以利用逻辑综合和布线工具软件，快速地烧录至 FPGA 上进行测试，这一过程是现代集成电路设计验 ...; 1662 21 0 21

fpga 博客大赛

用户412802 2013-4-22 16:47: 想学就学，EDN助你一臂之力！拿板子参加嵌入式主题大赛; 就这几个月入门进阶FPGA，边参加嵌入式主题大赛，边学习FPGA！加入FPGA入门小组一起学！新手快来，原理有文档文档介绍，网友在完成此次 ...; 1230 11 3 14

单片机 fpga cyusb3014开发板

特权ilove314 2013-4-21 20:07: 【博客大赛】CMOS Sensor接口时序约束--下; CMOS Sensor接口时序约束我们再看看PCB的走线情况，算算余下和PCB走线有关的延时。如图所示，这是PCLK和D 在SF-CY3核心板上的走线。如图所 ...; 2057 17 1 18

cmos 博客大赛时序约束 sensor

pengchengcheng082_593158939 2013-4-20 08:57: New beginning; 博客——书写成长的过程人因梦想而伟大; 958 9 0 9

博客 in 梦想 ni

coyoo 2013-4-19 13:26: 【博客大赛】基于FPGA的TDC那些事之数字自动校准; 基于 FPGA 的 TDC 那些事之自动校准王敏志概述基于 Delay Line 的 TDC 精度都会随着温度电压 ...; 7174 24 5 12

fpga 博客大赛 tdc

sunyzz 2013-4-19 09:22: 【博客大赛】Modelsim-Debussy联合使用; Debussy是一款非常优秀的软件，可以查看仿真波形，代码对应的硬件结构，提取代码中的状态机，等等，只要你用过一次，会觉得其他软件弱爆了。。。 1、把Deb ...; 1295 13 3 16

博客大赛 modelsim，debussy

用户1653939 2013-4-18 10:21: 在verilog设计中实例化VHDL单元; 在verilog设计中实例化VHDL单元。如果是实例化一个VHDL实体，首先声明一个与你要实例化的VHDL实体同名的module名字，形成一个一般的verilog ...; 967 16 0 16

verilog

Hoki 2013-4-17 20:30: 【博客大赛】u-boot image生成; 这节介绍一下如何生成 u-boot image 文件，在 SDK 软件中点击 Xilinx Tools→Create Boot Image 工具即可生成，但是生成 image 文件需 ...; 1837 21 0 21

uboot 博客大赛

用户313737 2013-4-16 11:40: [博客大赛]在Modelsim中使用脚本进行仿真【一】—— 在ModelSim中添加Xilinx仿真库; 在对FPGA的设计进行仿真的过程中，调用脚本进行仿真比直接使用GUI更方便。在使用之前，我们需要将Xilinx ISE仿真库文件加载至Modelsim中，这里使用ISE自 ...; 1811 12 0 12

xilinx 博客大赛 modelsim库

用户313737 2013-4-16 11:40: [博客大赛]在Modelsim中使用脚本进行仿真【二】—— 常用脚本命令; 加载Xilinx仿真库之后，下面编写脚本进行仿真，这里附上常用的脚本命令，以供参考：文件名：simulation.do /***************** ...; 1688 14 0 14

库仿真 ip 博客大赛

用户1669062 2013-4-16 10:23: 关于ISE中使用DSP48 marco的问题; 在ISE14.2中使用IP核，在Core Generator中新建工程，选用Virtex-5的板子，型号为xc5vlx110t-1ff1136，然后找到DSP48 marco，配置参数，生成IP核后，在Verilog ...; 5393 16 13 29

ip ise dsp48_macro 输入c 右移

用户313737 2013-4-15 23:40: 脉冲展宽与压缩电路【Verilog HDL】; 采用时钟计数方法实现的单稳态脉冲展宽电路，能够有效、方便地对输入脉冲进行展宽和压缩。单稳态展宽电路的主要功能组成部件是单稳态触发器。单稳态触发器的 ...; 10683 14 3 17

电路脉冲时钟触发

用户313737 2013-4-15 23:34: 【转】FPGA中常犯设计错误列表; 这是一个在设计中常犯的错误列表，这些错误常使得你的设计不可靠或速度较慢，为了提高你的设计性能和提高速度的可靠性，你必须确定你的设计通过所有 ...; 1354 14 0 14

设计时序寄存器时钟路径

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