FPGA和CPLD-可编程逻辑器件-第193页-面包板社区

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用户445723 2013-6-21 12:00: FPGA的功耗概念与低功耗设计研究; FPGA的功耗概念与低功耗设计研究文章出处:21ic 韩雪郭文成引言芯片对功耗的苛刻要求源于产品对功耗的要求。集成电路 ...; 810 1 0 1

fpga 低功耗

coyoo 2013-6-18 11:36: 【博客大赛】关于FIFO的“读空”; FIFO的控制本来应该比较简单，只是我们的系统中需要将FIFO读空，同时又要防止读空的FIFO。所以这里所谓的“读空”有两层含义。为了将FIFO读空， ...; 4772 17 3 20

altera fifo 博客大赛

用户1431377 2013-6-17 18:44: skew 与jitter; 系统时序设计中对时钟信号的要求是非常严格的，因为我们所有的时序计算都是以恒定的时钟信号为基准。但实际中时钟信号往往不可能总是那么完美，会出 ...; 5605 19 1 20

fpga时钟

用户445723 2013-6-17 16:49: 布思算法; 高性能乘法器是现代微处理器中的重要部件,是实时图像处理和数字信号处理的核心. 同时乘法器也是微处理器数据处理的关键路径, 乘法器完成一次乘法操作的周期基 ...; 1534 2 0 2

布思算法

用芯创造未来 2013-6-15 18:45: 【博客大赛】致青春之毕设; 6月5号刚刚答辩完，本打算拿到毕业证后再开口的，但要说的实在是太多了。先借这个机会把毕设先说了 ...; 2071 15 6 21

博客大赛机载双基地sar 硕士毕业论文空间同步技术自同步系统

hyycm0813_365022667 2013-6-14 18:23: 评论：@为梦想@不停歇博客中提到的“QUARTUS II中IP核的调用方法（图文详解）”; hao; 756 14 0 14

用户444464 2013-6-10 00:11: Altera FPGA设计仿真; 最近阵营由Xilinx FPGA转至Altera FPGA，个人觉得Altera 很多方面不如Xilinx，如对Mentor Modelsim SE版本的支持。最近设计了一个系统级的FPGA代码，在 ...; 554 1 0 1

altera

用户1265970 2013-6-9 22:52: 基于SATA固态硬盘的高速大容量嵌入式存储模块（80M/s数据连续写入）; 前段时间做高速大容量存储，在网上看不少牛人使用V5的FPGA直接实现SATA协议，性能也可以做的很高（200MB/s左右）。但是V5的价格太贵，更正重要的 ...; 2539 19 5 24

fpga 存储 sata

用户271389 2013-6-9 21:00: 建立时间、保持时间和时序约束条件; 建立时间、保持时间和时序约束条件 1、什么是建立时间（ Tsu ）和保持时间（ Th ）以上升沿锁存为例，建立时间是指在时钟翻转之前输入的数据 ...; 10343 20 0 20

寄存器数字电路时序分析

用户271389 2013-6-9 20:38: [博客大赛]CRC 校验：从原理到实现（二）; CRC 校验：从原理到实现（二） 1、收发端CRC校验的可选机制 CRC 校验是为了保证信息在发送端和接收端之间传输的完整性，所 ...; 3189 18 2 20

fpga 博客大赛 crc校验 magic number

coyoo 2013-6-9 15:43: 【博客大赛】ALTERA器件中复位电路实现之-同步复位; 同步复位所谓同步复位是基于这样的一个前提，即服务信号只是在寄存器时钟的有效沿时影响该寄存器的状态。同步的典型优点 ...; 2632 16 1 17

fpga altera 博客大赛

用户271389 2013-6-9 15:40: [博客大赛]CRC 校验：从原理到实现(一); CRC 校验：从原理到实现 CRC 校验，就是循环冗余校验， Cyclic Redundancy Check ，是数据通信领域中最常用的一种差错校验码，用于保障数 ...; 2400 20 3 23

crc 博客大赛循环冗余校验线性反馈移位寄存器

coyoo 2013-6-7 13:48: 【博客大赛】ALTERA器件中复位电路实现之-简介; 大部分的FPGA和ASIC设计都是基于大量flip-flop或者寄存器的同步系统设计，所以所有这些同步单元的起始状态或者将要返回的状态是一个已知状态（罗 ...; 1726 29 0 29

altera 博客大赛 reset

用户271389 2013-6-6 16:35: 数字逻辑设计中的触发器和锁存器; 数字逻辑设计中的锁存器和触发器 1、锁存器和触发器的定义和比较锁存器（latch）---对脉冲电平敏感，在时钟脉冲的电平作用下改变状态，当 Gate ...; 1751 20 0 20

case 触发器锁存器 if...else

sunyzz 2013-6-5 19:31: 【博客大赛】Modelsim简单脚本的设计; #我的设计是双端口RAM,my_dual_ram.v其调用Altera的库文件； #my_dual_ram_tb为testbench文件； #创建及映射库 #新建工作目录 vlib work #将新建 ...; 2270 17 0 17

博客大赛 modelsim，脚本

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