FPGA和CPLD-可编程逻辑器件-第192页-面包板社区

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用户271389 2013-6-9 15:40: [博客大赛]CRC 校验：从原理到实现(一); CRC 校验：从原理到实现 CRC 校验，就是循环冗余校验， Cyclic Redundancy Check ，是数据通信领域中最常用的一种差错校验码，用于保障数 ...; 2312 20 3 23

crc 博客大赛循环冗余校验线性反馈移位寄存器

coyoo 2013-6-7 13:48: 【博客大赛】ALTERA器件中复位电路实现之-简介; 大部分的FPGA和ASIC设计都是基于大量flip-flop或者寄存器的同步系统设计，所以所有这些同步单元的起始状态或者将要返回的状态是一个已知状态（罗 ...; 1636 28 0 28

altera 博客大赛 reset

用户271389 2013-6-6 16:35: 数字逻辑设计中的触发器和锁存器; 数字逻辑设计中的锁存器和触发器 1、锁存器和触发器的定义和比较锁存器（latch）---对脉冲电平敏感，在时钟脉冲的电平作用下改变状态，当 Gate ...; 1721 20 0 20

case 触发器锁存器 if...else

sunyzz 2013-6-5 19:31: 【博客大赛】Modelsim简单脚本的设计; #我的设计是双端口RAM,my_dual_ram.v其调用Altera的库文件； #my_dual_ram_tb为testbench文件； #创建及映射库 #新建工作目录 vlib work #将新建 ...; 2217 15 0 15

博客大赛 modelsim，脚本

用户440589 2013-6-5 17:13: FPGA设计者的5项基本功; 引自EDN博客: riple 记得《佟林传》里，佟林练的基本功是“绕大树、解皮绳”，然后才练成了什么“鬼影随行、柳叶绵丝掌”。在我看来，成为一名 ...; 1064 19 0 19

仿真验证 FPGA 基本功时序分析

特权ilove314 2013-5-31 19:51: VGA接口时序约束-中; VGA 接口时序约束 - 中 SF-VGA 模块购买地址： http://myfpga.taobao.com/ 好，有了这些信息，我们可以分析一 ...; 5729 11 4 15

fpga 特权

特权ilove314 2013-5-31 19:47: VGA接口时序约束-下; VGA 接口时序约束 - 下 SF-VGA 模块购买地址： http://myfpga.taobao.com/ 如此这般约束之后，我们可以重新编 ...; 2192 14 2 16

fpga

用户1669062 2013-5-31 10:43: 关于自适应FIR滤波器的FPGA设计; 最近在学习进行自适应FIR滤波器的设计，下面是参考别人的设计“基于LMS算法的自适应噪声抵消器”，稍作修改之后得到的。阶数n=8；算法步 ...; 2107 22 0 22

fpga lms 自适应收敛定标截位步长

用户1715654 2013-5-30 19:12: 评论：@赵之雷's Blog 博客中提到的“不错的Modelsim se 仿真altera库的总结”; .; 478 0 0 0

特权ilove314 2013-5-30 09:07: VGA接口时序约束-上; VGA 接口时序约束 - 上 SF-VGA 模块购买地址： http://myfpga.taobao.com/ SF-VGA 模块板载 VGA 显示器 D ...; 3858 17 0 17

fpga 特权

残弈悟恩 2013-5-30 00:06: nios2中的main()和alt_main() (2012-09-20 22:41:37); 转载，时间仓促，只能…… 最近使用接触到alt_main()，发现会有很多问题，还好网上有些大侠已经给出了解决方法 Introduction ...; 961 22 0 22

nios

残弈悟恩 2013-5-29 23:59: 读书小记（一） (2012-11-05 22:37:20); quartusii_handbook第五章小结： 1.组合逻辑。 2.时序逻辑。 3.时序约束。锁存器和 ...; 925 22 0 22

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用户1431377 2013-5-29 15:00: verilog 学习资料; verilog学习的权威资料; 979 13 0 13

fpga

用户1431377 2013-5-29 14:41: 讨论VHDL与verilog 的不同; 1. 在verilog 中在always@（ posedge clk）能写出组合电路吗 module verilog_test(clk,a,data,asy_rst); input clk; ...; 1064 17 0 17

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用户1431377 2013-5-29 14:40: 讨论VHDL与verilog 的不同; 1. 在verilog 中在always@（ posedge clk）能写出组合电路吗 module verilog_test(clk,a,data,asy_rst); input clk; ...; 1012 18 0 18

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